JPH0997885A - ゲートアレイ - Google Patents
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- JPH0997885A JPH0997885A JP7251611A JP25161195A JPH0997885A JP H0997885 A JPH0997885 A JP H0997885A JP 7251611 A JP7251611 A JP 7251611A JP 25161195 A JP25161195 A JP 25161195A JP H0997885 A JPH0997885 A JP H0997885A
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- gate array
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- gate
- basic cell
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】
【課題】 第１層金属配線のみでマクロセル内の配線を
行うことができ、性能の劣化やセルサイズの増大等も招
かないゲートアレイ基本セルを提供する。 【解決手段】 ゲートアレイ基本セルは通常、基板上に
２個のＦＥＴが直列に接続されたｐＭＯＳ領域１と同じ
く２個のＦＥＴが直列に接続されたｎＭＯＳ領域２とが
平行に対向して配列されるとともに、これらｐＭＯＳ領
域１及びｎＭＯＳ領域２に共通のゲート電極３ａが上記
各ＦＥＴに対応して形成されている。ここでは、ゲート
電極３ａと同一層からなってそれら各ゲート電極３ａ間
に配設された第１の補助配線４１ａと同じくゲート電極
３ａと同一層からなって各基本セル間に配設された第２
の補助配線４２ａとを設け、これら２種類の補助配線４
１ａ及び４２ａを通じてマクロセル内の配線が２次元的
に、すなわち第１層金属配線のみで完結されるようにし
ている。
行うことができ、性能の劣化やセルサイズの増大等も招
かないゲートアレイ基本セルを提供する。 【解決手段】 ゲートアレイ基本セルは通常、基板上に
２個のＦＥＴが直列に接続されたｐＭＯＳ領域１と同じ
く２個のＦＥＴが直列に接続されたｎＭＯＳ領域２とが
平行に対向して配列されるとともに、これらｐＭＯＳ領
域１及びｎＭＯＳ領域２に共通のゲート電極３ａが上記
各ＦＥＴに対応して形成されている。ここでは、ゲート
電極３ａと同一層からなってそれら各ゲート電極３ａ間
に配設された第１の補助配線４１ａと同じくゲート電極
３ａと同一層からなって各基本セル間に配設された第２
の補助配線４２ａとを設け、これら２種類の補助配線４
１ａ及び４２ａを通じてマクロセル内の配線が２次元的
に、すなわち第１層金属配線のみで完結されるようにし
ている。
Description
【０００１】
【発明の属する技術分野】この発明は、ゲートアレイに
関し、特に、ゲートアレイを構成する基本セルのサイズ
を増加させることなくその配線効率を向上させるための
ゲートアレイ基本セル構造の改良に関する。
関し、特に、ゲートアレイを構成する基本セルのサイズ
を増加させることなくその配線効率を向上させるための
ゲートアレイ基本セル構造の改良に関する。
【０００２】
【従来の技術】ゲートアレイとは周知のように、ＬＳＩ
内に、チップの品種設計とは独立して予め基本となるセ
ル（基本セル）を規則的に並べておき、品種設計時に配
線工程のみを設計することで、各種要求に応じた機能回
路が実現されるようにしたセミカスタム半導体集積回路
装置である。
内に、チップの品種設計とは独立して予め基本となるセ
ル（基本セル）を規則的に並べておき、品種設計時に配
線工程のみを設計することで、各種要求に応じた機能回
路が実現されるようにしたセミカスタム半導体集積回路
装置である。
【０００３】したがって、このようなゲートアレイにと
っては、配線効率が高く、上記品種設計時における配線
工程設計をより柔軟、且つ容易に行うことのできる基本
セル構造を有していることが、その品質或いは付加価値
を高める上で重要な要素となっている。
っては、配線効率が高く、上記品種設計時における配線
工程設計をより柔軟、且つ容易に行うことのできる基本
セル構造を有していることが、その品質或いは付加価値
を高める上で重要な要素となっている。
【０００４】ここに従来、それら基本セルを構成する各
トランジスタのゲート電極と同一層からなる補助配線を
基本セルに付加しておくことによって、ゲートアレイと
しての配線効率の向上を図ろうとする基本セル構造がい
くつか提案されている。
トランジスタのゲート電極と同一層からなる補助配線を
基本セルに付加しておくことによって、ゲートアレイと
しての配線効率の向上を図ろうとする基本セル構造がい
くつか提案されている。
【０００５】例えば、図９に示す第１の例では、ｐチャ
ネルＭＯＳトランジスタ（ｐＭＯＳ）１及びｎチャネル
ＭＯＳトランジスタ（ｎＭＯＳ）２のゲート電極３１、
３２、３３、及び３４を同図に示される如く、その中央
部から反対方向にずれた位置で分割し、それら分割した
ゲート電極の中央部に補助配線８を設けている。このよ
うな基本セル構造を採用することにより、上記各ゲート
電極３１、３２、３３、及び３４の平行接続や交差接続
が容易となる（特開平３−１４１６７０号公報参照）。
ネルＭＯＳトランジスタ（ｐＭＯＳ）１及びｎチャネル
ＭＯＳトランジスタ（ｎＭＯＳ）２のゲート電極３１、
３２、３３、及び３４を同図に示される如く、その中央
部から反対方向にずれた位置で分割し、それら分割した
ゲート電極の中央部に補助配線８を設けている。このよ
うな基本セル構造を採用することにより、上記各ゲート
電極３１、３２、３３、及び３４の平行接続や交差接続
が容易となる（特開平３−１４１６７０号公報参照）。
【０００６】また、図１１に示す第２の例では、ｐＭＯ
Ｓ１及びｎＭＯＳ２のゲート電極としてそれらに共通の
電極３５を用いるとともに、ゲートアレイを構成する各
基本セルの間に補助配線９を設けるようにしている。各
セルの内部、及び各セル間の配線にこのような補助配線
９を使用するようにすれば、その集積度も自ずと高めら
れるようになる（特開平６−１３５８９号公報参照）。
なお、同図１１に示す同第２の例のゲートアレイ基本セ
ルにおいて、符号１０は、それらセル間に併せ設けられ
たバイアス領域を示している。
Ｓ１及びｎＭＯＳ２のゲート電極としてそれらに共通の
電極３５を用いるとともに、ゲートアレイを構成する各
基本セルの間に補助配線９を設けるようにしている。各
セルの内部、及び各セル間の配線にこのような補助配線
９を使用するようにすれば、その集積度も自ずと高めら
れるようになる（特開平６−１３５８９号公報参照）。
なお、同図１１に示す同第２の例のゲートアレイ基本セ
ルにおいて、符号１０は、それらセル間に併せ設けられ
たバイアス領域を示している。
【０００７】また、図１３に示す第３の例では、補助配
線と云うよりはむしろ、出力信号を基本セルから配線領
域に引き出すための配線１１を基本セルの間に設けるこ
とによってその集積度の向上を図っている（特開平２−
５８３８０号公報参照）。
線と云うよりはむしろ、出力信号を基本セルから配線領
域に引き出すための配線１１を基本セルの間に設けるこ
とによってその集積度の向上を図っている（特開平２−
５８３８０号公報参照）。
【０００８】
【発明が解決しようとする課題】これらの例のように、
基本セル内、若しくは基本セル間に補助配線を付加する
ことで、一般には、その配線効率が高められ、また集積
度も向上されるようにはなる。
基本セル内、若しくは基本セル間に補助配線を付加する
ことで、一般には、その配線効率が高められ、また集積
度も向上されるようにはなる。
【０００９】ただし、こうしたゲートアレイにおいて、
その配線効率の更なる向上を図ろうとする場合には、 （Ａ）マクロセル内の配線には第１層金属配線のみを用
い、それ以外の金属配線はできるだけ使用しない。 （Ｂ）第１層以外の金属配線はマクロセル間の配線とし
て自由に使用できるようにする。 といった要求が満足されるかたちで、上記基本セル構造
が実現されることが望ましい。こうした基本セル構造
は、現在多くのゲートアレイにおいて採用されている２
層金属配線構造のゲートアレイにとって特に有効であ
る。
その配線効率の更なる向上を図ろうとする場合には、 （Ａ）マクロセル内の配線には第１層金属配線のみを用
い、それ以外の金属配線はできるだけ使用しない。 （Ｂ）第１層以外の金属配線はマクロセル間の配線とし
て自由に使用できるようにする。 といった要求が満足されるかたちで、上記基本セル構造
が実現されることが望ましい。こうした基本セル構造
は、現在多くのゲートアレイにおいて採用されている２
層金属配線構造のゲートアレイにとって特に有効であ
る。
【００１０】ところが、このような観点からみると、上
記従来のゲートアレイにおける基本セル構造は何れも、
これら（Ａ）、（Ｂ）の要求を満たしうる構造を有して
いるとは云い難い。
記従来のゲートアレイにおける基本セル構造は何れも、
これら（Ａ）、（Ｂ）の要求を満たしうる構造を有して
いるとは云い難い。
【００１１】例えば、図９に示した第１の例において
は、等価的に図１５に例示する回路となるようその配線
を施そうとすると、まず、図１０に示される態様で第１
層金属配線５１３及び５１４を施して、そのゲート電極
３１とゲート電極３３、並びにゲート電極３２とゲート
電極３４を結線する必要がある。
は、等価的に図１５に例示する回路となるようその配線
を施そうとすると、まず、図１０に示される態様で第１
層金属配線５１３及び５１４を施して、そのゲート電極
３１とゲート電極３３、並びにゲート電極３２とゲート
電極３４を結線する必要がある。
【００１２】したがって、この第１層金属配線のみでそ
の他の、すなわち図１５に示す配線５０１、５０２、或
いは配線５０３、５０４に相当する配線を施すことは極
めて困難であり、この第１の例の基本セル構造によって
上記（Ａ）、（Ｂ）の要求を満たすことはまず不可能で
ある。
の他の、すなわち図１５に示す配線５０１、５０２、或
いは配線５０３、５０４に相当する配線を施すことは極
めて困難であり、この第１の例の基本セル構造によって
上記（Ａ）、（Ｂ）の要求を満たすことはまず不可能で
ある。
【００１３】また、図１１に示した第２の例において
も、等価的に図１５に例示する回路となるようその配線
を施そうとすると、図１２に示されるように、例えばｐ
ＭＯＳ１、ｎＭＯＳ２からなるソースまたはドレイン間
の接続に第１層金属配線（実線）と第２層金属配線（破
線）との２層の金属配線を使用する必要が生じる。
も、等価的に図１５に例示する回路となるようその配線
を施そうとすると、図１２に示されるように、例えばｐ
ＭＯＳ１、ｎＭＯＳ２からなるソースまたはドレイン間
の接続に第１層金属配線（実線）と第２層金属配線（破
線）との２層の金属配線を使用する必要が生じる。
【００１４】したがって、この第２の例の基本セル構造
によっても、上記（Ａ）、（Ｂ）の要求を満たすことは
できない。なお、同図１２において、白抜きのコンタク
トホール「□」は、ｐＭＯＳ１、ｎＭＯＳ２等の拡散
層、若しくはゲート電極や補助配線を構成するポリシリ
コン領域と第１層金属配線とを接続するためのコンタク
トホールであり、斜線の施されたコンタクトホール
「■」は、第１層金属配線と第２層金属配線とを接続す
るためのコンタクトホールである。また、配線６０１及
び６０２は、電源配線を示している。
によっても、上記（Ａ）、（Ｂ）の要求を満たすことは
できない。なお、同図１２において、白抜きのコンタク
トホール「□」は、ｐＭＯＳ１、ｎＭＯＳ２等の拡散
層、若しくはゲート電極や補助配線を構成するポリシリ
コン領域と第１層金属配線とを接続するためのコンタク
トホールであり、斜線の施されたコンタクトホール
「■」は、第１層金属配線と第２層金属配線とを接続す
るためのコンタクトホールである。また、配線６０１及
び６０２は、電源配線を示している。
【００１５】他方、図１３に示した第３の例はそもそ
も、出力信号を基本セルから配線領域に取り出すことを
意図して上記配線（補助配線）１１を設けるようにした
ものであり、ここでは、マクロセル内の配線効率の向上
は何ら考慮されていない。
も、出力信号を基本セルから配線領域に取り出すことを
意図して上記配線（補助配線）１１を設けるようにした
ものであり、ここでは、マクロセル内の配線効率の向上
は何ら考慮されていない。
【００１６】したがって、この第３の例において等価的
に図１５に例示する回路となるようその配線を施そうと
しても、例えば図１４に示される態様で、第１層金属配
線（実線）と第２層金属配線（破線）とが混在すること
となり、この場合も、上記（Ａ）、（Ｂ）の要求を満た
すことはできない。なお、同図１４においても、各コン
タクトホール「□」及び「■」の意味は先の図１２と同
様であり、配線６０１及び６０２は、電源配線を示して
いる。
に図１５に例示する回路となるようその配線を施そうと
しても、例えば図１４に示される態様で、第１層金属配
線（実線）と第２層金属配線（破線）とが混在すること
となり、この場合も、上記（Ａ）、（Ｂ）の要求を満た
すことはできない。なお、同図１４においても、各コン
タクトホール「□」及び「■」の意味は先の図１２と同
様であり、配線６０１及び６０２は、電源配線を示して
いる。
【００１７】また、この第３の例の基本セル構造の場
合、補助配線１１の配線長を長く必要とすることから、 ・寄生容量が大きくなる。 ・基本セルのサイズが大きくなる。 等々の不都合も避け得ない。
合、補助配線１１の配線長を長く必要とすることから、 ・寄生容量が大きくなる。 ・基本セルのサイズが大きくなる。 等々の不都合も避け得ない。
【００１８】この発明は、こうした実情に鑑みてなされ
たものであり、第１層金属配線のみでマクロセル内の配
線を行うことができ、しかも装置性能の劣化やセルサイ
ズの増大等を招くことのない基本セル構造を有するゲー
トアレイを提供することを目的とする。
たものであり、第１層金属配線のみでマクロセル内の配
線を行うことができ、しかも装置性能の劣化やセルサイ
ズの増大等を招くことのない基本セル構造を有するゲー
トアレイを提供することを目的とする。
【００１９】
【課題を解決するための手段】こうした目的を達成する
ため、この発明では、前記ゲートアレイの基本セルに２
種類の補助配線を設け、これら２種類の補助配線を通じ
てマクロセル内の配線が２次元的に完結されるようにし
ている。
ため、この発明では、前記ゲートアレイの基本セルに２
種類の補助配線を設け、これら２種類の補助配線を通じ
てマクロセル内の配線が２次元的に完結されるようにし
ている。
【００２０】すなわち、請求項１記載の発明において、
各ゲート電極間に配設された第１の補助配線、及び各基
本セル間に配設された第２の補助配線はそれぞれ、第１
及び第２の素子領域に対し、ゲート電極を挟んで各別に
隣接されるようになる。このため、第１及び第２の素子
領域を互いに平行に接続する場合であれ、或いは交差接
続する場合であれ、それら各別の補助配線を通じて、電
気的に分離した結線を２次元的に、すなわち第１層金属
配線のみで行うことが可能となる。
各ゲート電極間に配設された第１の補助配線、及び各基
本セル間に配設された第２の補助配線はそれぞれ、第１
及び第２の素子領域に対し、ゲート電極を挟んで各別に
隣接されるようになる。このため、第１及び第２の素子
領域を互いに平行に接続する場合であれ、或いは交差接
続する場合であれ、それら各別の補助配線を通じて、電
気的に分離した結線を２次元的に、すなわち第１層金属
配線のみで行うことが可能となる。
【００２１】このように請求項１記載の発明によれば、
第１層金属配線のみを用いてマクロセル内の配線を行う
ことができるとともに、第１層以外の金属配線はマクロ
セル間の配線として自由に使用することができるように
なり、その配線効率は大幅に向上されるようになる。
第１層金属配線のみを用いてマクロセル内の配線を行う
ことができるとともに、第１層以外の金属配線はマクロ
セル間の配線として自由に使用することができるように
なり、その配線効率は大幅に向上されるようになる。
【００２２】また、各基本セルに対する給電線としてそ
れらゲート電極と直角に敷設される電源配線が施される
場合、上記第２の補助配線の配線長を請求項２記載の発
明の態様で設定することにより、同第２の補助配線と第
１及び第２の素子領域との間の配線可能領域が増大し、
その配線効率の更なる向上が図られるようになる。
れらゲート電極と直角に敷設される電源配線が施される
場合、上記第２の補助配線の配線長を請求項２記載の発
明の態様で設定することにより、同第２の補助配線と第
１及び第２の素子領域との間の配線可能領域が増大し、
その配線効率の更なる向上が図られるようになる。
【００２３】しかもこの場合、第２の補助配線の配線長
は上記電源配線に接しない長さに制限されるため、同第
２の補助配線の配設に伴う寄生容量の増加やセルサイズ
の増大等も好適に抑制されるようになる。
は上記電源配線に接しない長さに制限されるため、同第
２の補助配線の配設に伴う寄生容量の増加やセルサイズ
の増大等も好適に抑制されるようになる。
【００２４】また、請求項３記載の発明によるように、
各基本セルが上記第２の補助配線の延長線と電源配線と
の交差する部分にバイアス領域を具える場合には、基本
セルとしての実効セルサイズが、このバイアス領域を含
むかたちで決定されるようになる。したがってこの場
合、上記第２の補助配線の配設に伴うセルサイズの増大
は実質的に皆無となる。
各基本セルが上記第２の補助配線の延長線と電源配線と
の交差する部分にバイアス領域を具える場合には、基本
セルとしての実効セルサイズが、このバイアス領域を含
むかたちで決定されるようになる。したがってこの場
合、上記第２の補助配線の配設に伴うセルサイズの増大
は実質的に皆無となる。
【００２５】またこの場合、上記バイアス領域自体その
面積が小さくとも、電源配線からの確実な給電が得られ
ることとなる。すなわち、同請求項３記載の発明のこう
した構成は、バイアス領域の配設に伴うセルサイズの増
大を最小限に留める上でも有効である。
面積が小さくとも、電源配線からの確実な給電が得られ
ることとなる。すなわち、同請求項３記載の発明のこう
した構成は、バイアス領域の配設に伴うセルサイズの増
大を最小限に留める上でも有効である。
【００２６】一方、請求項４記載の発明によるように、
ゲート電極を、第１及び第２の素子領域において近接
し、同第１及び第２の素子領域の相対する中間部におい
て離間するように設けるとともに、上記第１の補助配線
を、これらゲート電極が離間する部分、すなわち第１及
び第２の素子領域の中間部に配設する構造とすることも
できる。
ゲート電極を、第１及び第２の素子領域において近接
し、同第１及び第２の素子領域の相対する中間部におい
て離間するように設けるとともに、上記第１の補助配線
を、これらゲート電極が離間する部分、すなわち第１及
び第２の素子領域の中間部に配設する構造とすることも
できる。
【００２７】基本セルとしてのこのような構造によれ
ば、上記第１の補助配線の配設に伴うセルサイズの増大
も好適に回避されるようになるとともに、第１及び第２
の素子領域を構成する各トランジスタの寄生抵抗成分や
容量による性能劣化も生じ難くなる。
ば、上記第１の補助配線の配設に伴うセルサイズの増大
も好適に回避されるようになるとともに、第１及び第２
の素子領域を構成する各トランジスタの寄生抵抗成分や
容量による性能劣化も生じ難くなる。
【００２８】
（第１実施形態）図１に、この発明にかかるゲートアレ
イの第１の実施形態を示す。
イの第１の実施形態を示す。
【００２９】なお、図１は、この第１の実施形態にかか
るゲートアレイの基本セルについてその平面構造を模式
的に示したものであり、実際には、同構造を有する基本
セルが基板上に１次元若しくは２次元配列されている。
るゲートアレイの基本セルについてその平面構造を模式
的に示したものであり、実際には、同構造を有する基本
セルが基板上に１次元若しくは２次元配列されている。
【００３０】はじめに、同図１を参照して、この第１の
実施形態にかかるゲートアレイ基本セルの構造について
説明する。この第１の実施形態にかかるゲートアレイに
おいて、その基本セルは、同図１に示されるように、半
導体基板（図示せず）上に、それぞれ２個のトランジス
タ（ＦＥＴ）が直列に接続されたかたちで形成されるｐ
ＭＯＳ１とｎＭＯＳ２とが平行に対向して配列されると
ともに、これらｐＭＯＳ１及びｎＭＯＳ２に共通のゲー
ト電極３ａが上記各トランジスタに対応して形成されて
いる。
実施形態にかかるゲートアレイ基本セルの構造について
説明する。この第１の実施形態にかかるゲートアレイに
おいて、その基本セルは、同図１に示されるように、半
導体基板（図示せず）上に、それぞれ２個のトランジス
タ（ＦＥＴ）が直列に接続されたかたちで形成されるｐ
ＭＯＳ１とｎＭＯＳ２とが平行に対向して配列されると
ともに、これらｐＭＯＳ１及びｎＭＯＳ２に共通のゲー
ト電極３ａが上記各トランジスタに対応して形成されて
いる。
【００３１】そして、上記ゲート電極３ａの間には、ゲ
ート電極３ａと同一層からなる第１の補助配線４１ａ
が、また各基本セルの間には、これもゲート電極３ａと
同一層からなる第２の補助配線４２ａが、それぞれ同図
１に示される態様で配設されている。
ート電極３ａと同一層からなる第１の補助配線４１ａ
が、また各基本セルの間には、これもゲート電極３ａと
同一層からなる第２の補助配線４２ａが、それぞれ同図
１に示される態様で配設されている。
【００３２】なお、上記ｐＭＯＳ１及びｎＭＯＳ２の各
領域はそれぞれｐ型及びｎ型不純物の拡散層からなり、
上記ゲート電極３ａ並びに上記第１及び第２の補助配線
４１ａ及び４２ａはポリシリコンからなる。
領域はそれぞれｐ型及びｎ型不純物の拡散層からなり、
上記ゲート電極３ａ並びに上記第１及び第２の補助配線
４１ａ及び４２ａはポリシリコンからなる。
【００３３】同第１の実施形態にかかるゲートアレイで
は、こうした基本セル構造を通じて前記（Ａ）、（Ｂ）
の要求、すなわち （Ａ）マクロセル内の配線には第１層金属配線のみを用
い、それ以外の金属配線はできるだけ使用しない。 （Ｂ）第１層以外の金属配線はマクロセル間の配線とし
て自由に使用できるようにする。 といった要求が満たされるようにしている。
は、こうした基本セル構造を通じて前記（Ａ）、（Ｂ）
の要求、すなわち （Ａ）マクロセル内の配線には第１層金属配線のみを用
い、それ以外の金属配線はできるだけ使用しない。 （Ｂ）第１層以外の金属配線はマクロセル間の配線とし
て自由に使用できるようにする。 といった要求が満たされるようにしている。
【００３４】図２は、同第１の実施形態にかかるゲート
アレイによって先の図１５に示した回路をレイアウトす
る場合の配線例を示したものであり、次に、この図２を
併せ参照して、同第１の実施形態のゲートアレイによる
配線態様を更に詳述する。
アレイによって先の図１５に示した回路をレイアウトす
る場合の配線例を示したものであり、次に、この図２を
併せ参照して、同第１の実施形態のゲートアレイによる
配線態様を更に詳述する。
【００３５】同第１の実施形態にかかるゲートアレイに
よって、先の図１５に示した回路をレイアウトする場
合、例えば同図２に示すように、 ・上記第１の補助配線４１ａを介してトランジスタ１０
１とトランジスタ２０２とを金属配線５０１によって接
続する。 ・上記第２の補助配線４２ａを介してトランジスタ１０
２とトランジスタ２０１とを金属配線５０２によって接
続する。 ・これらの配線の間に、各トランジスタのゲート信号線
である金属配線５０３及び５０４を通す。 といった態様での配線が可能となる。
よって、先の図１５に示した回路をレイアウトする場
合、例えば同図２に示すように、 ・上記第１の補助配線４１ａを介してトランジスタ１０
１とトランジスタ２０２とを金属配線５０１によって接
続する。 ・上記第２の補助配線４２ａを介してトランジスタ１０
２とトランジスタ２０１とを金属配線５０２によって接
続する。 ・これらの配線の間に、各トランジスタのゲート信号線
である金属配線５０３及び５０４を通す。 といった態様での配線が可能となる。
【００３６】そして、これら金属配線５０１、５０２、
５０３、及び５０４は、電気的には何れも独立したかた
ちで２次元敷設されるものであることから、その全てに
第１層金属配線を使用することができるようにもなる。
５０３、及び５０４は、電気的には何れも独立したかた
ちで２次元敷設されるものであることから、その全てに
第１層金属配線を使用することができるようにもなる。
【００３７】なお、この図２においても、先の図１０、
図１２、及び図１４の場合と同様、白抜きのコンタクト
ホール「□」は、ｐＭＯＳ１、ｎＭＯＳ２等の拡散層、
若しくはゲート電極３ａや補助配線４１ａ及び４２ａを
構成するポリシリコン領域と第１層金属配線とを接続す
るためのコンタクトホールを示している。
図１２、及び図１４の場合と同様、白抜きのコンタクト
ホール「□」は、ｐＭＯＳ１、ｎＭＯＳ２等の拡散層、
若しくはゲート電極３ａや補助配線４１ａ及び４２ａを
構成するポリシリコン領域と第１層金属配線とを接続す
るためのコンタクトホールを示している。
【００３８】このように、同第１の実施形態にかかるゲ
ートアレイによれば、第１層金属配線のみを用いてマク
ロセル内の配線を行うことができるとともに、第１層以
外の金属配線はマクロセル間の配線として自由に使用す
ることができるようになる。したがって、その配線効率
も大幅に向上されることとなる。
ートアレイによれば、第１層金属配線のみを用いてマク
ロセル内の配線を行うことができるとともに、第１層以
外の金属配線はマクロセル間の配線として自由に使用す
ることができるようになる。したがって、その配線効率
も大幅に向上されることとなる。
【００３９】なお、図２に示した配線例では、図１５に
例示した回路をレイアウトすべく、ｐＭＯＳ１及びｎＭ
ＯＳ２を構成する各トランジスタ１０１、１０２、２０
１、及び２０２を上記補助配線４１ａ及び４２ａを介し
ていわゆる交差接続する場合について示した。しかし、
同トランジスタ１０１、１０２、２０１、及び２０２を
それら補助配線４１ａ及び４２ａを介して平行接続する
場合であれ、その配線の全てに第１層金属配線を使用す
ることができることにかわりはない。
例示した回路をレイアウトすべく、ｐＭＯＳ１及びｎＭ
ＯＳ２を構成する各トランジスタ１０１、１０２、２０
１、及び２０２を上記補助配線４１ａ及び４２ａを介し
ていわゆる交差接続する場合について示した。しかし、
同トランジスタ１０１、１０２、２０１、及び２０２を
それら補助配線４１ａ及び４２ａを介して平行接続する
場合であれ、その配線の全てに第１層金属配線を使用す
ることができることにかわりはない。
【００４０】（第２実施形態）図３に、この発明にかか
るゲートアレイの第２の実施形態を示す。なお、図３
も、この第２の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
るゲートアレイの第２の実施形態を示す。なお、図３
も、この第２の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
【００４１】また、この第２の実施形態にかかるゲート
アレイ基本セルも、その基本構造は先の第１の実施形態
にかかるゲートアレイ基本セルと同じであり、ここでは
主に第１の実施形態にかかるゲートアレイ基本セルと相
違する部分についてその構造並びに配線例を説明する。
アレイ基本セルも、その基本構造は先の第１の実施形態
にかかるゲートアレイ基本セルと同じであり、ここでは
主に第１の実施形態にかかるゲートアレイ基本セルと相
違する部分についてその構造並びに配線例を説明する。
【００４２】さて、この第２の実施形態にかかるゲート
アレイの基本セルにおいて、各基本セル間に配設される
第２の補助配線４２ｂは、その配線長が次の制限に基づ
いて設定されている。
アレイの基本セルにおいて、各基本セル間に配設される
第２の補助配線４２ｂは、その配線長が次の制限に基づ
いて設定されている。
【００４３】すなわち、該第２の補助配線４２ｂにおい
て、その配線長の下限は、同図３に示されるように、ｐ
ＭＯＳ１及びｎＭＯＳ２の各対向する辺からゲート電極
３ａと直角に引き出されるとする金属配線に交差する長
さに設定されている。
て、その配線長の下限は、同図３に示されるように、ｐ
ＭＯＳ１及びｎＭＯＳ２の各対向する辺からゲート電極
３ａと直角に引き出されるとする金属配線に交差する長
さに設定されている。
【００４４】これにより、第２の補助配線４２ｂとｐＭ
ＯＳ１及びｎＭＯＳ２との間の配線可能領域が増大し、
例えばこの第２の実施形態にかかるゲートアレイによっ
て図１５に示した回路をレイアウトする場合でも、図４
に示されるように、金属配線５０２’は、より短い配線
で済むようになる。そしてこれは、上記ｐＭＯＳ１及び
ｎＭＯＳ２を構成するトランジスタ１０１、２０１、或
いは１０２、２０２をこの第２の補助配線４２ｂを介し
て平行接続するような場合でも同様である。
ＯＳ１及びｎＭＯＳ２との間の配線可能領域が増大し、
例えばこの第２の実施形態にかかるゲートアレイによっ
て図１５に示した回路をレイアウトする場合でも、図４
に示されるように、金属配線５０２’は、より短い配線
で済むようになる。そしてこれは、上記ｐＭＯＳ１及び
ｎＭＯＳ２を構成するトランジスタ１０１、２０１、或
いは１０２、２０２をこの第２の補助配線４２ｂを介し
て平行接続するような場合でも同様である。
【００４５】少なくとも、同第２の補助配線４２ｂにつ
いてその配線長の下限をこのように設定することによ
り、配線の自由度は増し、その配線効率の更なる向上が
図られるようになる。
いてその配線長の下限をこのように設定することによ
り、配線の自由度は増し、その配線効率の更なる向上が
図られるようになる。
【００４６】一方、同第２の補助配線４２ｂにおいて、
その配線長の上限は、各基本セルに対する給電線として
図３に示される如くゲート電極３ａと直角に敷設される
電源配線６０１及び６０２に接しない長さに設定されて
いる。
その配線長の上限は、各基本セルに対する給電線として
図３に示される如くゲート電極３ａと直角に敷設される
電源配線６０１及び６０２に接しない長さに設定されて
いる。
【００４７】第２の補助配線４２ｂとしてのこうした上
限長の制限により、同補助配線４２ｂの配設に伴う寄生
容量の増加やセルサイズの増大等も好適に抑制されるよ
うになる。
限長の制限により、同補助配線４２ｂの配設に伴う寄生
容量の増加やセルサイズの増大等も好適に抑制されるよ
うになる。
【００４８】（第３実施形態）図５に、この発明にかか
るゲートアレイの第３の実施形態を示す。なお、図５
も、この第３の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
るゲートアレイの第３の実施形態を示す。なお、図５
も、この第３の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
【００４９】また、この第３の実施形態にかかるゲート
アレイ基本セルも、その基本構造は先の第１或いは第２
の実施形態にかかるゲートアレイ基本セルと同じであ
り、ここでも主に、これら第１或いは第２の実施形態に
かかるゲートアレイ基本セルと相違する部分についてそ
の構造並びに配線例を説明する。
アレイ基本セルも、その基本構造は先の第１或いは第２
の実施形態にかかるゲートアレイ基本セルと同じであ
り、ここでも主に、これら第１或いは第２の実施形態に
かかるゲートアレイ基本セルと相違する部分についてそ
の構造並びに配線例を説明する。
【００５０】さて、この第３の実施形態にかかるゲート
アレイの基本セルでは、その電源配線６０１及び６０２
が第１層金属配線として敷設されるとするとき、同図５
に示される如く、第２の補助配線４２ｂの延長線とそれ
ら電源配線６０１及び６０２とが交差する部分に、当該
基板電位を固定するためのバイアス領域７０１及び７０
２を具えるようにしている。
アレイの基本セルでは、その電源配線６０１及び６０２
が第１層金属配線として敷設されるとするとき、同図５
に示される如く、第２の補助配線４２ｂの延長線とそれ
ら電源配線６０１及び６０２とが交差する部分に、当該
基板電位を固定するためのバイアス領域７０１及び７０
２を具えるようにしている。
【００５１】各基本セルがこのようなバイアス領域７０
１及び７０２を具えることにより、それら基本セルとし
ての実効セルサイズは、該バイアス領域７０１及び７０
２を含むかたちで決定されるようになる。そしてこのた
め、上記第２の補助配線４２ｂの配設に伴うセルサイズ
の増大は実質的に皆無となる。
１及び７０２を具えることにより、それら基本セルとし
ての実効セルサイズは、該バイアス領域７０１及び７０
２を含むかたちで決定されるようになる。そしてこのた
め、上記第２の補助配線４２ｂの配設に伴うセルサイズ
の増大は実質的に皆無となる。
【００５２】またこの場合、上記バイアス領域７０１及
び７０２自体その面積が小さくとも、図６にその配線例
を示すように、電源配線６０１及び６０２からは確実な
給電が得られるようになる。すなわち、同第３の実施形
態にかかるゲートアレイのこうした基本セル構造は、バ
イアス領域７０１及び７０２の配設に伴うセルサイズの
増大を最小限に留める上でも極めて有効である。
び７０２自体その面積が小さくとも、図６にその配線例
を示すように、電源配線６０１及び６０２からは確実な
給電が得られるようになる。すなわち、同第３の実施形
態にかかるゲートアレイのこうした基本セル構造は、バ
イアス領域７０１及び７０２の配設に伴うセルサイズの
増大を最小限に留める上でも極めて有効である。
【００５３】（第４実施形態）図７に、この発明にかか
るゲートアレイの第４の実施形態を示す。なお、図７
も、この第４の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
るゲートアレイの第４の実施形態を示す。なお、図７
も、この第４の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
【００５４】また、この第４の実施形態にかかるゲート
アレイ基本セルも、その基本構造は先の第１或いは第２
の実施形態にかかるゲートアレイ基本セルと同じであ
り、ここでも主に、これら第１或いは第２の実施形態に
かかるゲートアレイ基本セルと相違する部分についてそ
の構造を説明する。
アレイ基本セルも、その基本構造は先の第１或いは第２
の実施形態にかかるゲートアレイ基本セルと同じであ
り、ここでも主に、これら第１或いは第２の実施形態に
かかるゲートアレイ基本セルと相違する部分についてそ
の構造を説明する。
【００５５】プロセスルールによっては、ゲート電極の
間隔が狭いために、前述した第１の補助配線を配設する
ことができない場合がある。そしてこのとき、同第１の
補助配線を配設するためのスペースを確保すべくそれら
ゲート電極の間隔を広げると、トランジスタ（ＦＥＴ）
のドレイン領域（或いはソース領域）の寄生抵抗成分や
ドレイン容量（或いはソース容量）が増加して、素子若
しくは装置性能の劣化を招くことになる。
間隔が狭いために、前述した第１の補助配線を配設する
ことができない場合がある。そしてこのとき、同第１の
補助配線を配設するためのスペースを確保すべくそれら
ゲート電極の間隔を広げると、トランジスタ（ＦＥＴ）
のドレイン領域（或いはソース領域）の寄生抵抗成分や
ドレイン容量（或いはソース容量）が増加して、素子若
しくは装置性能の劣化を招くことになる。
【００５６】そこで、この第４の実施形態にかかるゲー
トアレイの基本セルでは、このような事態を避けるべ
く、同図７に示されるように、ゲート電極３ｂを、・ｐ
ＭＯＳ１及びｎＭＯＳ２の領域では近接する。・ｐＭＯ
Ｓ１及びｎＭＯＳ２の相対する中間部では離間する。と
いった非直線形状とし、該ゲート電極３ｂが離間するｐ
ＭＯＳ１及びｎＭＯＳ２の中間部に、第１の補助配線４
１ｂを配設するようにしている。
トアレイの基本セルでは、このような事態を避けるべ
く、同図７に示されるように、ゲート電極３ｂを、・ｐ
ＭＯＳ１及びｎＭＯＳ２の領域では近接する。・ｐＭＯ
Ｓ１及びｎＭＯＳ２の相対する中間部では離間する。と
いった非直線形状とし、該ゲート電極３ｂが離間するｐ
ＭＯＳ１及びｎＭＯＳ２の中間部に、第１の補助配線４
１ｂを配設するようにしている。
【００５７】ゲートアレイ基本セルとしてのこのような
構造によれば、上記第１の補助配線４１ｂの配設に伴う
セルサイズの増大も好適に回避されるようになるととも
に、ｐＭＯＳ１及びｎＭＯＳ２を構成する各トランジス
タ（ＦＥＴ）の上記寄生抵抗成分や容量による性能劣化
も生じ難くなる。
構造によれば、上記第１の補助配線４１ｂの配設に伴う
セルサイズの増大も好適に回避されるようになるととも
に、ｐＭＯＳ１及びｎＭＯＳ２を構成する各トランジス
タ（ＦＥＴ）の上記寄生抵抗成分や容量による性能劣化
も生じ難くなる。
【００５８】なお、この第４の実施形態にかかるゲート
アレイによっても、 （１）第１層金属配線のみを用いてマクロセル内の配線
を行うことができるとともに、第１層以外の金属配線は
マクロセル間の配線として自由に使用することができる
ようになり、その配線効率が大幅に向上される。 （２）第２の補助配線４２ｂについての配線長の制限に
より、配線の自由度が増し、その配線効率の更なる向上
が図られるとともに、同補助配線４２ｂの配設に伴う寄
生容量の増加やセルサイズの増大等も好適に抑制され
る。 といった、先の第１或いは第２の実施形態のゲートアレ
イによる効果が併せ奏されるようになることは云うまで
もない。
アレイによっても、 （１）第１層金属配線のみを用いてマクロセル内の配線
を行うことができるとともに、第１層以外の金属配線は
マクロセル間の配線として自由に使用することができる
ようになり、その配線効率が大幅に向上される。 （２）第２の補助配線４２ｂについての配線長の制限に
より、配線の自由度が増し、その配線効率の更なる向上
が図られるとともに、同補助配線４２ｂの配設に伴う寄
生容量の増加やセルサイズの増大等も好適に抑制され
る。 といった、先の第１或いは第２の実施形態のゲートアレ
イによる効果が併せ奏されるようになることは云うまで
もない。
【００５９】（第５実施形態）図８に、この発明にかか
るゲートアレイの第５の実施形態を示す。なお、図８
も、この第５の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
るゲートアレイの第５の実施形態を示す。なお、図８
も、この第５の実施形態にかかるゲートアレイの基本セ
ルについてその平面構造を模式的に示したものであり、
実際には、同構造を有する基本セルが基板上に１次元若
しくは２次元配列されている。
【００６０】また、この第５の実施形態にかかるゲート
アレイ基本セルは、上記第４の実施形態にかかるゲート
アレイの基本セル構造を先の第３の実施形態にかかるゲ
ートアレイの基本セル構造に適用したものである。
アレイ基本セルは、上記第４の実施形態にかかるゲート
アレイの基本セル構造を先の第３の実施形態にかかるゲ
ートアレイの基本セル構造に適用したものである。
【００６１】したがって、同第５の実施形態にかかるゲ
ートアレイとしての基本セル構造、並びに該基本セル構
造に基づく作用、効果も、それら第４及び第３の実施形
態にかかるゲートアレイの基本セル構造、並びにその作
用、効果に準じたものとなっている。
ートアレイとしての基本セル構造、並びに該基本セル構
造に基づく作用、効果も、それら第４及び第３の実施形
態にかかるゲートアレイの基本セル構造、並びにその作
用、効果に準じたものとなっている。
【００６２】すなわち、この第５の実施形態にかかるゲ
ートアレイによれば、その基本セルの同図８に示される （ａ）ゲート電極３ｂを、ｐＭＯＳ１及びｎＭＯＳ２の
領域では近接しｐＭＯＳ１及びｎＭＯＳ２の相対する中
間部では離間する非直線形状とし、該ゲート電極３ｂが
離間するｐＭＯＳ１及びｎＭＯＳ２の中間部に、第１の
補助配線４１ｂを配設する。 （ｂ）電源配線６０１及び６０２が第１層金属配線とし
て敷設されるとするとき、第２の補助配線４２ｂの延長
線とそれら電源配線６０１及び６０２とが交差する部分
に前記バイアス領域７０１及び７０２を設ける。 （ｃ）第２の補助配線４２ｂは、ｐＭＯＳ１及びｎＭＯ
Ｓ２の各対向する辺からゲート電極３ｂと直角に引き出
されるとする金属配線に交差する長さをその配線長の下
限とし、電源配線６０１及び６０２に接しない長さをそ
の配線長の上限とする。といった構造に基づき、 （１）第１層金属配線のみを用いてマクロセル内の配線
を行うことができるとともに、第１層以外の金属配線は
マクロセル間の配線として自由に使用することができる
ようになり、その配線効率が大幅に向上される。 （２）第２の補助配線４２ｂについての配線長の制限に
より、配線の自由度が増し、その配線効率の更なる向上
が図られるとともに、同補助配線４２ｂの配設に伴う寄
生容量の増加やセルサイズの増大等も好適に抑制され
る。 （３）バイアス領域７０１及び７０２の配設により、上
記第２の補助配線４２ｂの配設に伴うセルサイズの増大
は実質的に皆無となる。また、それらバイアス領域７０
１及び７０２の配設に伴うセルサイズの増大も最小限に
留められるようになる。 （４）上記第１の補助配線４１ｂの配設に伴うセルサイ
ズの増大も好適に回避されるようになるとともに、ｐＭ
ＯＳ１及びｎＭＯＳ２を構成する各トランジスタ（ＦＥ
Ｔ）の上記寄生抵抗成分や容量による性能劣化も生じ難
くなる。 といった、多くの優れた効果が奏されるようになる。
ートアレイによれば、その基本セルの同図８に示される （ａ）ゲート電極３ｂを、ｐＭＯＳ１及びｎＭＯＳ２の
領域では近接しｐＭＯＳ１及びｎＭＯＳ２の相対する中
間部では離間する非直線形状とし、該ゲート電極３ｂが
離間するｐＭＯＳ１及びｎＭＯＳ２の中間部に、第１の
補助配線４１ｂを配設する。 （ｂ）電源配線６０１及び６０２が第１層金属配線とし
て敷設されるとするとき、第２の補助配線４２ｂの延長
線とそれら電源配線６０１及び６０２とが交差する部分
に前記バイアス領域７０１及び７０２を設ける。 （ｃ）第２の補助配線４２ｂは、ｐＭＯＳ１及びｎＭＯ
Ｓ２の各対向する辺からゲート電極３ｂと直角に引き出
されるとする金属配線に交差する長さをその配線長の下
限とし、電源配線６０１及び６０２に接しない長さをそ
の配線長の上限とする。といった構造に基づき、 （１）第１層金属配線のみを用いてマクロセル内の配線
を行うことができるとともに、第１層以外の金属配線は
マクロセル間の配線として自由に使用することができる
ようになり、その配線効率が大幅に向上される。 （２）第２の補助配線４２ｂについての配線長の制限に
より、配線の自由度が増し、その配線効率の更なる向上
が図られるとともに、同補助配線４２ｂの配設に伴う寄
生容量の増加やセルサイズの増大等も好適に抑制され
る。 （３）バイアス領域７０１及び７０２の配設により、上
記第２の補助配線４２ｂの配設に伴うセルサイズの増大
は実質的に皆無となる。また、それらバイアス領域７０
１及び７０２の配設に伴うセルサイズの増大も最小限に
留められるようになる。 （４）上記第１の補助配線４１ｂの配設に伴うセルサイ
ズの増大も好適に回避されるようになるとともに、ｐＭ
ＯＳ１及びｎＭＯＳ２を構成する各トランジスタ（ＦＥ
Ｔ）の上記寄生抵抗成分や容量による性能劣化も生じ難
くなる。 といった、多くの優れた効果が奏されるようになる。
【００６３】なお、以上の第１〜第５の実施形態では、
半導体基板上に平行に対向して配列される素子領域がそ
れぞれｐＭＯＳ１とｎＭＯＳ２とからなるとしたが、そ
れら導電型は互いに逆であってもよい。
半導体基板上に平行に対向して配列される素子領域がそ
れぞれｐＭＯＳ１とｎＭＯＳ２とからなるとしたが、そ
れら導電型は互いに逆であってもよい。
【００６４】また、基本セルとしてそれら素子領域、す
なわちｐＭＯＳ１及びｎＭＯＳ２を構成するトランジス
タ（ＦＥＴ）の数も任意である。また、同第１〜第５の
実施形態では何れも、２層金属配線構造のゲートアレイ
を想定して、その配線効率を高める上で特に有効な構造
である・第１層金属配線のみを用いてマクロセル内の配
線を行うことができる。といった基本セル構造を示した
が、こうした基本セル構造が２層金属配線構造のゲート
アレイに限らず、３層以上の金属配線を使用するゲート
アレイにとってもその配線効率を高める上で有効である
ことは云うまでもない。もっとも、ゲートアレイとして
は、その信頼性などとの兼ね合いから、こうした金属配
線は少なく済むに越したことはない。
なわちｐＭＯＳ１及びｎＭＯＳ２を構成するトランジス
タ（ＦＥＴ）の数も任意である。また、同第１〜第５の
実施形態では何れも、２層金属配線構造のゲートアレイ
を想定して、その配線効率を高める上で特に有効な構造
である・第１層金属配線のみを用いてマクロセル内の配
線を行うことができる。といった基本セル構造を示した
が、こうした基本セル構造が２層金属配線構造のゲート
アレイに限らず、３層以上の金属配線を使用するゲート
アレイにとってもその配線効率を高める上で有効である
ことは云うまでもない。もっとも、ゲートアレイとして
は、その信頼性などとの兼ね合いから、こうした金属配
線は少なく済むに越したことはない。
【図１】この発明にかかるゲートアレイの第１の実施形
態を示す平面図。
態を示す平面図。
【図２】同第１の実施形態のマクロセル内配線例を示す
平面図。
平面図。
【図３】この発明にかかるゲートアレイの第２の実施形
態を示す平面図。
態を示す平面図。
【図４】同第２の実施形態のマクロセル内配線例を示す
平面図。
平面図。
【図５】この発明にかかるゲートアレイの第３の実施形
態を示す平面図。
態を示す平面図。
【図６】同第３の実施形態のマクロセル内配線例を示す
平面図。
平面図。
【図７】この発明にかかるゲートアレイの第４の実施形
態を示す平面図。
態を示す平面図。
【図８】この発明にかかるゲートアレイの第５の実施形
態を示す平面図。
態を示す平面図。
【図９】従来のゲートアレイ基本セル構造の第１の例を
示す平面図。
示す平面図。
【図１０】同第１の例のマクロセル内配線例を示す平面
図。
図。
【図１１】従来のゲートアレイ基本セル構造の第２の例
を示す平面図。
を示す平面図。
【図１２】同第２の例のマクロセル内配線例を示す平面
図。
図。
【図１３】従来のゲートアレイ基本セル構造の第３の例
を示す平面図。
を示す平面図。
【図１４】同第３の例のマクロセル内配線例を示す平面
図。
図。
【図１５】マクロセル内配線の一例についてその等価回
路を示す回路図。
路を示す回路図。
１…ｐＭＯＳ（ｐチャネルＭＯＳトランジスタ）、２…
ｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）、３ａ、３
ｂ、３１、３２、３３、３４、３５、３６…ゲート電
極、４１ａ、４１ｂ、４２ａ、４２ｂ…補助配線、１０
１、１０２、２０１、２０２…トランジスタ（ＦＥ
Ｔ）、５０１、５０２、５０３、５０４、５１３、５１
４…金属配線、６０１、６０２…電源配線、７０１、７
０２、１０…バイアス領域、８、９、１１…補助配線。
ｎＭＯＳ（ｎチャネルＭＯＳトランジスタ）、３ａ、３
ｂ、３１、３２、３３、３４、３５、３６…ゲート電
極、４１ａ、４１ｂ、４２ａ、４２ｂ…補助配線、１０
１、１０２、２０１、２０２…トランジスタ（ＦＥ
Ｔ）、５０１、５０２、５０３、５０４、５１３、５１
４…金属配線、６０１、６０２…電源配線、７０１、７
０２、１０…バイアス領域、８、９、１１…補助配線。
Claims (4)
- 【請求項１】基板上に複数個のトランジスタが直列に接
続された第１導電型の第１の素子領域と同じく複数個の
トランジスタが直列に接続された第２導電型の第２の素
子領域とが平行に対向して配列され、これら第１及び第
２の素子領域に共通のゲート電極が前記各トランジスタ
の数だけ形成されて基本セルが構成されるゲートアレイ
において、 前記基本セルは、 前記ゲート電極と同一層からなってそれら各ゲート電極
間に配設された第１の補助配線と、 前記ゲート電極と同一層からなって各基本セル間に配設
された第２の補助配線と、 を具えることを特徴とするゲートアレイ。 - 【請求項２】請求項１記載のゲートアレイにおいて、 各基本セルに対する給電線として前記ゲート電極と直角
に敷設される電源配線を更に具え、 前記第２の補助配線は、前記第１及び第２の素子領域の
各対向する辺から前記ゲート電極と直角に引き出される
金属配線に交差する長さをその配線長の下限とし、前記
電源配線に接しない長さをその配線長の上限とすること
を特徴とするゲートアレイ。 - 【請求項３】請求項２記載のゲートアレイにおいて、 前記電源配線は第１層金属配線として敷設され、 前記基本セルは、前記第２の補助配線の延長線と前記電
源配線とが交差する部分に、当該基板電位を固定するた
めのバイアス領域を更に具えることを特徴とするゲート
アレイ。 - 【請求項４】前記各ゲート電極は、前記第１及び第２の
素子領域において近接し、前記第１及び第２の素子領域
の相対する中間部において離間する非直線形状を有し、 前記第１の補助配線は、前記各ゲート電極が離間する前
記第１及び第２の素子領域の中間部に配設される請求項
１または２または３記載のゲートアレイ。
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|---|---|---|---|
| JP7251611A JPH0997885A (ja) | 1995-09-28 | 1995-09-28 | ゲートアレイ |
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| JP7251611A JPH0997885A (ja) | 1995-09-28 | 1995-09-28 | ゲートアレイ |
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ID=17225399
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|---|---|---|---|
| JP7251611A Pending JPH0997885A (ja) | 1995-09-28 | 1995-09-28 | ゲートアレイ |
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