JPS61182244A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61182244A JPS61182244A JP60023264A JP2326485A JPS61182244A JP S61182244 A JPS61182244 A JP S61182244A JP 60023264 A JP60023264 A JP 60023264A JP 2326485 A JP2326485 A JP 2326485A JP S61182244 A JPS61182244 A JP S61182244A
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- JP
- Japan
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- drain
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- channel source
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は一般にゲートアレイと呼ばれるマスタスライ
ス方式の半導体集積回路装置に関し、新たなゲート配置
に関するものである。
ス方式の半導体集積回路装置に関し、新たなゲート配置
に関するものである。
第５図は例えば特願昭５６−６２９０９号に示された従
来のマスタスライス方式の半導体集積回路装置を示す構
成図であり、図において、破線で囲った単位セル…は、
ＭＯＳトランジスタ（ＭＯＳＴ）を構成するゲート領域
（３１ａ）および（３１ｂ） 、並びにソースもしくは
ドレインとなる領域（ａ２ａ）および（３２１））で構
成されるが、この単位セル…は任意に構成することが可
能となっている。すなわち、第５図に示したように４対
のＭＯＳＴで単位セル（１）を構成しようと思えば、こ
れに隣接するゲート領域〔図では（３１１ａ）および（
３１１１））で示したが、本質的にはその他のゲート領
域（３１ａ）および（３１ｂ）と同一である。〕をそれ
ぞれ正電源電位および接地電位に接続してこのゲート＠
ＶＣ（３１１Ａ）オよ（ｉ （３ｎｂ） ６ｃ対応する
ＭＯＳＴをしゃ断させることによって単位セル（７）を
隣接頭載から分離することができる。
来のマスタスライス方式の半導体集積回路装置を示す構
成図であり、図において、破線で囲った単位セル…は、
ＭＯＳトランジスタ（ＭＯＳＴ）を構成するゲート領域
（３１ａ）および（３１ｂ） 、並びにソースもしくは
ドレインとなる領域（ａ２ａ）および（３２１））で構
成されるが、この単位セル…は任意に構成することが可
能となっている。すなわち、第５図に示したように４対
のＭＯＳＴで単位セル（１）を構成しようと思えば、こ
れに隣接するゲート領域〔図では（３１１ａ）および（
３１１１））で示したが、本質的にはその他のゲート領
域（３１ａ）および（３１ｂ）と同一である。〕をそれ
ぞれ正電源電位および接地電位に接続してこのゲート＠
ＶＣ（３１１Ａ）オよ（ｉ （３ｎｂ） ６ｃ対応する
ＭＯＳＴをしゃ断させることによって単位セル（７）を
隣接頭載から分離することができる。
第６図は４人力ＮＯＲゲートを構成したときの構成図で
、図中（２）は１層目のアルミニウム（Ａｔ）配線、（
６）は２層目のＡｔ配線を示す。２層目のＡｔ配線（６
）を介して４つの入力１ｋＪｌ〜ＩＮ４がｐチャネルお
よびｎチャネルＭｏ８Ｔのゲート電極（３１ａ）、 （
ｓＴｂ）≠仕初４５昧に入力され、再び２層目のＡｔ配
線（６）を介して出力ＯＵＴが出力される。この４人力
ＮＯＲゲートにおけるＭＯＳ Ｔ相互間の接続は１層目
のＡｔ配線（ロ）でなされている。６１は１層目のＡｔ
配線りυと半導体基板表面に形成されたｐ形またはｎ形
のソースまたはドレイン領域（３２ａ）、 （３２ｂ）
詞胎自旨ヨ昧とを接続するためのコンタクトホールを示
す。（支）は２層目のＡｔ配線（６）とゲート領域（３
１ａ）、 （３１ｂ ）−ｉ仕尚社吐との接続点、（至
）は１層目のｈｔ配線０〃と２層目のＡｔ配線（６）と
の接続点である。
、図中（２）は１層目のアルミニウム（Ａｔ）配線、（
６）は２層目のＡｔ配線を示す。２層目のＡｔ配線（６
）を介して４つの入力１ｋＪｌ〜ＩＮ４がｐチャネルお
よびｎチャネルＭｏ８Ｔのゲート電極（３１ａ）、 （
ｓＴｂ）≠仕初４５昧に入力され、再び２層目のＡｔ配
線（６）を介して出力ＯＵＴが出力される。この４人力
ＮＯＲゲートにおけるＭＯＳ Ｔ相互間の接続は１層目
のＡｔ配線（ロ）でなされている。６１は１層目のＡｔ
配線りυと半導体基板表面に形成されたｐ形またはｎ形
のソースまたはドレイン領域（３２ａ）、 （３２ｂ）
詞胎自旨ヨ昧とを接続するためのコンタクトホールを示
す。（支）は２層目のＡｔ配線（６）とゲート領域（３
１ａ）、 （３１ｂ ）−ｉ仕尚社吐との接続点、（至
）は１層目のｈｔ配線０〃と２層目のＡｔ配線（６）と
の接続点である。
従来の半導体集積回路装置は以上のように構成されてい
るので、論理レベルをあっかうデジタル回路用としては
良いが、アナログ回路用としてはｐチャネル、ｎチャネ
ルＭｏ８Ｔのサイズが１種類しかなく、また、これらを
シリーズまたはパラレルに接続することができるが、面
積が大きくなるし、また電流が不必要に多く流れる場合
があるという問題点があった。
るので、論理レベルをあっかうデジタル回路用としては
良いが、アナログ回路用としてはｐチャネル、ｎチャネ
ルＭｏ８Ｔのサイズが１種類しかなく、また、これらを
シリーズまたはパラレルに接続することができるが、面
積が大きくなるし、また電流が不必要に多く流れる場合
があるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、従来の論理レベルをあっがうデジタル回路用
のみならず、アナログ回ｗＩｒＦ＋Ｕとしても適したマ
スタスライス方式半導体集積回路装置を得ることを目的
とする。
たもので、従来の論理レベルをあっがうデジタル回路用
のみならず、アナログ回ｗＩｒＦ＋Ｕとしても適したマ
スタスライス方式半導体集積回路装置を得ることを目的
とする。
この発明に係る半導体集積回路装置では、ゲート電極を
共通とし、互いに分離されたソース及びドレイン形成領
域を有する複数個のｐチャネルＭＯＳＴと、ゲート電極
を共通とし、互いに分離されたソース及びドレイン形成
ｆ！ｊｌ域を有する複数個のｎチャネルＭｏ８Ｔとの一
対で基本素子を構成し、この基本素子を複数個並べ、各
基本素子の互いに対応するｐチャネルまたはｎチャネル
Ｍｏ５Ｔのソース及びドレイン形成領域は共通になるよ
うにしたものである。
共通とし、互いに分離されたソース及びドレイン形成領
域を有する複数個のｐチャネルＭＯＳＴと、ゲート電極
を共通とし、互いに分離されたソース及びドレイン形成
ｆ！ｊｌ域を有する複数個のｎチャネルＭｏ８Ｔとの一
対で基本素子を構成し、この基本素子を複数個並べ、各
基本素子の互いに対応するｐチャネルまたはｎチャネル
Ｍｏ５Ｔのソース及びドレイン形成領域は共通になるよ
うにしたものである。
この発明では、ゲート電極を共通とし、互いに分離され
たソース及びドレイン形成領域を有する複数個のｐチャ
ネル及びｎチャネルＭｏ８Ｔは通常のデジタル回路用と
しては互いに分離されたソース及びドレイン形成領域を
共通に接続して等価的にそれぞれ１個のｐチャネルおよ
びｎチャネルＭｏ８Ｔとして動作させ、従来と同様の構
成が可能である。
たソース及びドレイン形成領域を有する複数個のｐチャ
ネル及びｎチャネルＭｏ８Ｔは通常のデジタル回路用と
しては互いに分離されたソース及びドレイン形成領域を
共通に接続して等価的にそれぞれ１個のｐチャネルおよ
びｎチャネルＭｏ８Ｔとして動作させ、従来と同様の構
成が可能である。
一方、アナログ回路用としては、必要なトランジスタサ
イズを得るために、谷分離されたｐチャネル及びｎチャ
ネルＭｏ８Ｔをそれぞれ任意の個数並列に接続して用い
ればよい。
イズを得るために、谷分離されたｐチャネル及びｎチャ
ネルＭｏ８Ｔをそれぞれ任意の個数並列に接続して用い
ればよい。
第１図はこの発明の一実施例の構成を示す平面図で、こ
の実施例は従来例として第５図に示した′構成において
、ｐチャネルソース及びドレイン形成領域（３２ａ）を
第１及び第２のｐチャネルソース及びドレイン形成領域
（３２ａｘ）及び（３２ａ２）に分割し、ｎチャネルソ
ース及びドレイン形成領域（ｓ２ｂ）を第１及び第２の
ｎチャネルソース及びドレイン形成領域（３２ｂｌ）及
び（３２ｂ２）に分割した点の他は同一である。従って
、同一符号は同等部分を示し、その説明は重複を避ける
。
の実施例は従来例として第５図に示した′構成において
、ｐチャネルソース及びドレイン形成領域（３２ａ）を
第１及び第２のｐチャネルソース及びドレイン形成領域
（３２ａｘ）及び（３２ａ２）に分割し、ｎチャネルソ
ース及びドレイン形成領域（ｓ２ｂ）を第１及び第２の
ｎチャネルソース及びドレイン形成領域（３２ｂｌ）及
び（３２ｂ２）に分割した点の他は同一である。従って
、同一符号は同等部分を示し、その説明は重複を避ける
。
第２図はこの実施例を用いて４人力ＮＯＲゲートを構成
したときの構成図で、本質的には第６図の従来例の場合
と同一である。ただ、谷２個に分割されたｐチャネルＭ
ＯＳＴ及びｎチャネルＭｏ８Ｔをそれぞれ１個に接続す
るための配線１ル及びコンタクトホール６υが多少増加
する。
したときの構成図で、本質的には第６図の従来例の場合
と同一である。ただ、谷２個に分割されたｐチャネルＭ
ＯＳＴ及びｎチャネルＭｏ８Ｔをそれぞれ１個に接続す
るための配線１ル及びコンタクトホール６υが多少増加
する。
次に、この発明の主目的であるアナログ回路への適用に
ついて説明する。第３図はアナログ回路の基本的−例と
してのバイアス発生回路の回路図で、Ｔｌはｐチャネル
ＭＯＳＴ ％ＴＱはｎチャネルＭｏ８Ｔである。
ついて説明する。第３図はアナログ回路の基本的−例と
してのバイアス発生回路の回路図で、Ｔｌはｐチャネル
ＭＯＳＴ ％ＴＱはｎチャネルＭｏ８Ｔである。
ＶＴｐ ＝ ｐ ｆ ヤネｋ ＭＯＳＴ Ｔｉ Ｏ：）
ＶＴＨＶＴｎ ＝ ｎチャネルＭｏ８Ｔ ＴＱのＶＴ
Ｒβｐ−Ｔｌのコンダクタンス系数 βｎ−Ｔ２のコンダクタンス系数 とすると、この回路の特性は次のようにして求められる
。
ＶＴＨＶＴｎ ＝ ｎチャネルＭｏ８Ｔ ＴＱのＶＴ
Ｒβｐ−Ｔｌのコンダクタンス系数 βｎ−Ｔ２のコンダクタンス系数 とすると、この回路の特性は次のようにして求められる
。
ＭＯＳＴ Ｔｘを流れる′醒流工ｌ
＝（βｐ／２ ） （ＶＤ Ｄ −ＶＯ−ＶＴ ｐ）”
ＭＯＳＴ Ｔ２を流れる電流工２ −（βｎ／２）（Ｖｏ−ＶＴｎ ）” すれば、上２式に工１”Ｉ２の条件を入れると、１ｊｐ
＝βｎとなる必要がある。ところが、ゲートアレイの場
合、ｐチャネルとｎチャネルとのＭＯＳＴのサイズは同
一であるので、電子とホールとの移動度の差によって、
７ｎ＝（ｚ〜３）がｐとなる。
ＭＯＳＴ Ｔ２を流れる電流工２ −（βｎ／２）（Ｖｏ−ＶＴｎ ）” すれば、上２式に工１”Ｉ２の条件を入れると、１ｊｐ
＝βｎとなる必要がある。ところが、ゲートアレイの場
合、ｐチャネルとｎチャネルとのＭＯＳＴのサイズは同
一であるので、電子とホールとの移動度の差によって、
７ｎ＝（ｚ〜３）がｐとなる。
いま、仮にβｎ＝２βＰとした場合、ｐチャネルＭＯＳ
Ｔのトランジスタサイズを１とした場合、ｎチャネルＭ
ＯＳＴのトランジスタサイズｌｌ′ｉ１／２でなければ
ならない。第４図はこの実施例を用いてこのバイア。
Ｔのトランジスタサイズを１とした場合、ｎチャネルＭ
ＯＳＴのトランジスタサイズｌｌ′ｉ１／２でなければ
ならない。第４図はこの実施例を用いてこのバイア。
ス回路を構成する場合の構成図で、セル（至）を構成す
る場合、隣接するゲート＠域〔図示（３１１ａ）及び（
３ｎｂ） 、］をそれぞれ正電源電位及び接地電位に接
続して、このゲート頭載（ａｌｌａ）及び（ａｉｂ）に
対応するＭＯＳＴをしゃ断させることにより、セル■を
隣接頭載から分離する。そして、第１及び第２のｐチャ
ネルＭＯＳＴのソースはコンタクトホール（５１）を介
して互いに接続し、かつ′電圧ＶＤＤを与え、第２のｎ
チャネルＭＯＳＴのソースはコンタクトホールｔ５１１
を介してＧＮＤ電位を与え、捷た、第１及び第２のｐチ
ャネルＭＯＳＴのドレインと第２のｎチャネルＭＯＳＴ
のドレインとをコンタクトホールを介して１層目のＡＡ
配線（６）によって接続し、ｐチャネル及びｎチャネル
ＭＯＳＴのゲート電極（３１ａ）及び（３１１））を接
続する２層目のＡｔ配線（６）にスルーホール−を介し
て接続し７て、第３図のバイアス発生回路が実現できる
。
る場合、隣接するゲート＠域〔図示（３１１ａ）及び（
３ｎｂ） 、］をそれぞれ正電源電位及び接地電位に接
続して、このゲート頭載（ａｌｌａ）及び（ａｉｂ）に
対応するＭＯＳＴをしゃ断させることにより、セル■を
隣接頭載から分離する。そして、第１及び第２のｐチャ
ネルＭＯＳＴのソースはコンタクトホール（５１）を介
して互いに接続し、かつ′電圧ＶＤＤを与え、第２のｎ
チャネルＭＯＳＴのソースはコンタクトホールｔ５１１
を介してＧＮＤ電位を与え、捷た、第１及び第２のｐチ
ャネルＭＯＳＴのドレインと第２のｎチャネルＭＯＳＴ
のドレインとをコンタクトホールを介して１層目のＡＡ
配線（６）によって接続し、ｐチャネル及びｎチャネル
ＭＯＳＴのゲート電極（３１ａ）及び（３１１））を接
続する２層目のＡｔ配線（６）にスルーホール−を介し
て接続し７て、第３図のバイアス発生回路が実現できる
。
ここでは、ｐチャネルＭＯＳＴを２個、ｎチャ坏ルＭＯ
ＳＴを１個用いて必要な回路を作ったが、これらの個数
の組み合わせは任意にしても棟のアナログ回路を実現で
きる。すなわち、上記実権例では、各ゲート電極を共通
とするｐチャネルＭＯＳＴ及びｎチャネルＭＯＳＴの政
を２個としたが、２個に限定されるものではない。
ＳＴを１個用いて必要な回路を作ったが、これらの個数
の組み合わせは任意にしても棟のアナログ回路を実現で
きる。すなわち、上記実権例では、各ゲート電極を共通
とするｐチャネルＭＯＳＴ及びｎチャネルＭＯＳＴの政
を２個としたが、２個に限定されるものではない。
〔発明の効果］
以上のようにこの発明では、ゲート電極を共通とし互い
に分離されたソース及びドレイン形成領域を有する複数
個のｐチャネルＭＯＳＴと、ゲート電極を共通と１７互
いに分離されたソース及びドレイン形成領域を有する複
数個のｎチャネルＭＯＳＴとの１対からなる基本素子を
複数個並べて配列し、これらの基本素子の互いに対応す
るｐチャネルまたはｎチャネルＭＯＳＴのソース及びド
レイン形成領域は共通になるように構成したので、特に
アナログ回路に用いる場合、不必要に大きいトランジス
タを用いず、′１流も少なくすることができるので、小
形で、安価で、低消賀戒力のゲートアレイが得られる。
に分離されたソース及びドレイン形成領域を有する複数
個のｐチャネルＭＯＳＴと、ゲート電極を共通と１７互
いに分離されたソース及びドレイン形成領域を有する複
数個のｎチャネルＭＯＳＴとの１対からなる基本素子を
複数個並べて配列し、これらの基本素子の互いに対応す
るｐチャネルまたはｎチャネルＭＯＳＴのソース及びド
レイン形成領域は共通になるように構成したので、特に
アナログ回路に用いる場合、不必要に大きいトランジス
タを用いず、′１流も少なくすることができるので、小
形で、安価で、低消賀戒力のゲートアレイが得られる。
第１図はこの発明の一実癩例を示す構成図、第２図はこ
の実施例を用いて４人力ＮＯＲゲートを構成したときの
構成図、第３図はアナログ回路の基本的−例としてのバ
イアス発生回路の回路図、第４図は上記実施例を用いて
第３図のバイアス発生回路を構成したときの構成図、第
５図は従来のマスタスライス方式半導体集積回路装置を
示す構成図、第６図はこの従来の半導体集積回路装置を
用いて４人力ＮＯＲゲートを構成したときの構成図であ
る。 図において、（３１ａ）は第１のゲート電極、（３１ｂ
）は第２のゲート電極、（３２ａｌ）、 （３２ａ２）
はｐチャネルＭＯＳＴのソース及びドレイン形成頭載、
（３２ａｉ）、 （３２ａｇ）はｎチャネルＭＯＳＴの
ソース及びドレイン形成領域である。 なお、各図中、同一符号は同一または相当部分を示す。
の実施例を用いて４人力ＮＯＲゲートを構成したときの
構成図、第３図はアナログ回路の基本的−例としてのバ
イアス発生回路の回路図、第４図は上記実施例を用いて
第３図のバイアス発生回路を構成したときの構成図、第
５図は従来のマスタスライス方式半導体集積回路装置を
示す構成図、第６図はこの従来の半導体集積回路装置を
用いて４人力ＮＯＲゲートを構成したときの構成図であ
る。 図において、（３１ａ）は第１のゲート電極、（３１ｂ
）は第２のゲート電極、（３２ａｌ）、 （３２ａ２）
はｐチャネルＭＯＳＴのソース及びドレイン形成頭載、
（３２ａｉ）、 （３２ａｇ）はｎチャネルＭＯＳＴの
ソース及びドレイン形成領域である。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- （１）ゲート電極が第１のゲート電極として共通に形成
された複数のｐチャネルＭＯＳトランジスタと、ゲート
電流が第２のゲート電極として共通に形成された複数の
ｎチャネルＭＯＳトランジスタとの１対からなる基本素
子を複数個並べて配列し、上記各基本素子の互いに対応
する上記ｐチャネルまたはｎチャネルＭＯＳトランジス
タのソースおよびドレイン形成領域は共通になるように
構成された基本素子集合を備えたことを特徴とする半導
体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023264A JPH0695570B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体集積回路装置 |
| US06/817,237 US4764798A (en) | 1985-02-07 | 1986-01-09 | Master slice IC having n and p channel transistors |
| GB8600593A GB2172143B (en) | 1985-02-07 | 1986-01-10 | Semiconductor integrated circuit device |
| DE3603953A DE3603953C2 (de) | 1985-02-07 | 1986-02-07 | Gate-Array-Halbleiteranordnung in CMOS-Technologie |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023264A JPH0695570B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182244A true JPS61182244A (ja) | 1986-08-14 |
| JPH0695570B2 JPH0695570B2 (ja) | 1994-11-24 |
Family
ID=12105738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023264A Expired - Lifetime JPH0695570B2 (ja) | 1985-02-07 | 1985-02-07 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4764798A (ja) |
| JP (1) | JPH0695570B2 (ja) |
| DE (1) | DE3603953C2 (ja) |
| GB (1) | GB2172143B (ja) |
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| EP0577998A2 (en) * | 1992-06-12 | 1994-01-12 | Yozan Inc. | Field effect transistor |
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| US9633987B2 (en) | 2007-03-05 | 2017-04-25 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
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| US10446536B2 (en) | 2009-05-06 | 2019-10-15 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
Families Citing this family (8)
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