JP2659214B2 - マスタスライス型半導体集積回路 - Google Patents
マスタスライス型半導体集積回路Info
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- JP2659214B2 JP2659214B2 JP63143162A JP14316288A JP2659214B2 JP 2659214 B2 JP2659214 B2 JP 2659214B2 JP 63143162 A JP63143162 A JP 63143162A JP 14316288 A JP14316288 A JP 14316288A JP 2659214 B2 JP2659214 B2 JP 2659214B2
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- Japan
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- semiconductor integrated
- integrated circuit
- type semiconductor
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレイ等のマスタスライス型の半導体
集積回路に関し、特にCMOS（相補型MOS）構造の半導体
集積回路に関する。
集積回路に関し、特にCMOS（相補型MOS）構造の半導体
集積回路に関する。
一般に、CMOS型の半導体集積回路では、ESD（Electro
static Discharge:静電劣化）の対策のために、第５図
（ａ）に示すように、入力パッド１と内部回路を繋ぐ入
力ライン２に、夫々VDD,VSSに接続されるダイオード3A,
5Aで構成した入力保護回路を構成している。この場合、
端子部がI/O端子として構成され、配線の切換えのみで
入力端子にも出力端子にもなるマスタースライス型半導
体集積回路では、その端子部を入力端子とする場合に
は、出力バッファとして用意されているMOSを利用する
ことが行われている。
static Discharge:静電劣化）の対策のために、第５図
（ａ）に示すように、入力パッド１と内部回路を繋ぐ入
力ライン２に、夫々VDD,VSSに接続されるダイオード3A,
5Aで構成した入力保護回路を構成している。この場合、
端子部がI/O端子として構成され、配線の切換えのみで
入力端子にも出力端子にもなるマスタースライス型半導
体集積回路では、その端子部を入力端子とする場合に
は、出力バッファとして用意されているMOSを利用する
ことが行われている。
例えば、第５図（ｂ）に示すように、Ｐ型半導体基板
11に形成したＮチャネルMOSと、Ｎウェル12に形成した
ＰチャネルMOSは本来出力バッファ用として構成されて
いるが、これを入力保護回路として用いる場合には、各
MOSのソース・ドレイン領域，コンタクト領域でダイオ
ードを構成している。
11に形成したＮチャネルMOSと、Ｎウェル12に形成した
ＰチャネルMOSは本来出力バッファ用として構成されて
いるが、これを入力保護回路として用いる場合には、各
MOSのソース・ドレイン領域，コンタクト領域でダイオ
ードを構成している。
即ち、この例ではＰチャネルMOSにおけるＰ型ソース
・ドレイン領域13とＮ型領域14とでダイオード3Aを形成
してこれを入力ライン２とVDDとの間に接続し、またＮ
チャネルMOSにおけるＮ型ソース・ドレイン領域16とＰ
型領域17とでダイオード5Aを形成してこれを入力ライン
とVSSとの間に接続している。なお、15,18は夫々のゲー
トである。
・ドレイン領域13とＮ型領域14とでダイオード3Aを形成
してこれを入力ライン２とVDDとの間に接続し、またＮ
チャネルMOSにおけるＮ型ソース・ドレイン領域16とＰ
型領域17とでダイオード5Aを形成してこれを入力ライン
とVSSとの間に接続している。なお、15,18は夫々のゲー
トである。
上述した従来の半導体集積回路では、入力振幅が電源
VDDの電位と同じかそれ以下の場合には問題がないが、V
DDよりも大きくなると、ダイオード3Aを通してVDDに電
流が流れ込み、大振幅信号を受けた半導体集積回路が正
常動作しなくなるおそれがある。
VDDの電位と同じかそれ以下の場合には問題がないが、V
DDよりも大きくなると、ダイオード3Aを通してVDDに電
流が流れ込み、大振幅信号を受けた半導体集積回路が正
常動作しなくなるおそれがある。
これを防止するためには、VDDに繋がるダイオードを
除去してダイオード5Aのみで構成すればよいが、これで
は本来の目的であるESDに対する効果が低減されてしま
う。
除去してダイオード5Aのみで構成すればよいが、これで
は本来の目的であるESDに対する効果が低減されてしま
う。
本発明はESD対策を実現するとともに、上述した大振
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
幅信号に対する対策を可能としたマスタースライス型半
導体集積回路を提供することを目的としている。
本発明のマスタースライス型半導体集積回路は、出力
バッファとしてのMOSを、独立したウェル内に夫々形成
した1/2ゲート幅の２つのMOSとして構成しており、これ
ら２つのMOSで夫々構成したダイオードを入力ラインと
電源との間に逆極性で直列接続して入力保護回路を形成
するように構成している。
バッファとしてのMOSを、独立したウェル内に夫々形成
した1/2ゲート幅の２つのMOSとして構成しており、これ
ら２つのMOSで夫々構成したダイオードを入力ラインと
電源との間に逆極性で直列接続して入力保護回路を形成
するように構成している。
上述した構成では、夫々独立したMOSで構成した２つ
のダイオードを、入力ラインと電源との間に逆極性に直
列接続することにより、ESD対策を行い、かつ入力信号
の振幅が電源電圧よりも大きくなったときの流れ込みを
防止する。
のダイオードを、入力ラインと電源との間に逆極性に直
列接続することにより、ESD対策を行い、かつ入力信号
の振幅が電源電圧よりも大きくなったときの流れ込みを
防止する。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例を示しており、同図（ａ）
は入力保護回路の回路図、同図（ｂ）は模式的な断面図
である。
は入力保護回路の回路図、同図（ｂ）は模式的な断面図
である。
第１図（ａ）のように、入力パッド１と図外の内部回
路に繋がる入力ライン２には、ダイオード３と４を互い
に逆極性で直列接続してVDDとの間に接続している。こ
こではダイオード3,4の各アノードを対向させて接続
し、各カソードを夫々入力ライン２とVDDに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とVSSとの間に接続している。
路に繋がる入力ライン２には、ダイオード３と４を互い
に逆極性で直列接続してVDDとの間に接続している。こ
こではダイオード3,4の各アノードを対向させて接続
し、各カソードを夫々入力ライン２とVDDに接続してい
る。また、これまでと同様にダイオード５を入力ライン
とVSSとの間に接続している。
ここで、前記ダイオード3,4,5は、第１図（ｂ）のよ
うに、出力バッファ用のＰチャネルMOSとＮチャネルMOS
を利用して構成している。即ち、Ｐ型半導体基板11には
Ｎウェル12A,12Bを形成し、これにＰ型ソース・ドレイ
ン領域13A,13BとＮ型コンタクト領域14A,14Bで各Ｐチャ
ネルMOSを構成している。この場合、各ＰチャネルMOSの
ゲート幅は、本来必要とされるゲート幅の1/2に設定し
ており、したがって２つのＰチャネルMOSを形成しても
その占有面積は従来のMOSと略同じにできる。
うに、出力バッファ用のＰチャネルMOSとＮチャネルMOS
を利用して構成している。即ち、Ｐ型半導体基板11には
Ｎウェル12A,12Bを形成し、これにＰ型ソース・ドレイ
ン領域13A,13BとＮ型コンタクト領域14A,14Bで各Ｐチャ
ネルMOSを構成している。この場合、各ＰチャネルMOSの
ゲート幅は、本来必要とされるゲート幅の1/2に設定し
ており、したがって２つのＰチャネルMOSを形成しても
その占有面積は従来のMOSと略同じにできる。
そして、一方のＰチャネルMOSのソース・ドレイン13A
を接続し、これを他方のＰチャネルMOSのソース・ドレ
イン13Bに接続する。また、一方のMOSのコンタクト領域
14Aを両方のMOSのゲート15A,15Bに接続し、これをVDDに
接続する。更に、他方のMOSのコンタクト領域14Bを入力
ライン２に接続する。これにより、夫々アノードを対向
して逆極性で接続したダイオード3,4の構成を得ること
ができる。
を接続し、これを他方のＰチャネルMOSのソース・ドレ
イン13Bに接続する。また、一方のMOSのコンタクト領域
14Aを両方のMOSのゲート15A,15Bに接続し、これをVDDに
接続する。更に、他方のMOSのコンタクト領域14Bを入力
ライン２に接続する。これにより、夫々アノードを対向
して逆極性で接続したダイオード3,4の構成を得ること
ができる。
一方、Ｐ型半導体基板11に形成したＮチャネルMOSの
Ｎ型ソース・ドレイン領域16を入力ライン２に接続し、
Ｐ型コンタクト領域17とゲート18とをVSSに接続しダイ
オード５を構成している。
Ｎ型ソース・ドレイン領域16を入力ライン２に接続し、
Ｐ型コンタクト領域17とゲート18とをVSSに接続しダイ
オード５を構成している。
この構成によれば、入力ラインとVDD及びVSSの間に夫
々接続したダイオード3,4及びダイオード５の作用によ
り、これまでと同様にESDを低減することができる。ま
た、このときダイオード3,4はアノードを対向させて直
列接続しているので、VDDよりも大振幅の信号が入力さ
れた場合でも、ダイオード４の作用によってVDD側へ流
れ込むことが防止でき、半導体集積回路の正常な動作を
確保できる。これにより、半導体集積回路の電源電圧V
DDを低下させることも可能になり、スケーリングダウン
則によりチップをより高集積化することも可能になる。
々接続したダイオード3,4及びダイオード５の作用によ
り、これまでと同様にESDを低減することができる。ま
た、このときダイオード3,4はアノードを対向させて直
列接続しているので、VDDよりも大振幅の信号が入力さ
れた場合でも、ダイオード４の作用によってVDD側へ流
れ込むことが防止でき、半導体集積回路の正常な動作を
確保できる。これにより、半導体集積回路の電源電圧V
DDを低下させることも可能になり、スケーリングダウン
則によりチップをより高集積化することも可能になる。
特に、ここでは２つのＰチャネルMOSは夫々本来のMOS
の1/2ゲート幅に構成しているので、２つのMOSを形成し
ても、本来のMOSと略同等の占有面積で済み、スペース
の増大及びこれに伴うチップサイズの増大をまねくこと
もない。また、このMOSを出力用として構成する場合に
は、各ＰチャネルMOSを並列接続することにより、通常
の出力バッファとして利用することができる。
の1/2ゲート幅に構成しているので、２つのMOSを形成し
ても、本来のMOSと略同等の占有面積で済み、スペース
の増大及びこれに伴うチップサイズの増大をまねくこと
もない。また、このMOSを出力用として構成する場合に
は、各ＰチャネルMOSを並列接続することにより、通常
の出力バッファとして利用することができる。
ここで、第２図に示すように、ダイオード3,4,5を構
成する際には、各ＰチャネルMOSやＮチャネルMOSにおけ
るソース・ドレイン領域の一方の接続箇所を変更しても
よく、同様の効果を得ることができる。
成する際には、各ＰチャネルMOSやＮチャネルMOSにおけ
るソース・ドレイン領域の一方の接続箇所を変更しても
よく、同様の効果を得ることができる。
第３図（ａ）は本発明の他の実施例を示す回路図であ
り、同図（ｂ）はその模式的断面図である。なお、図
中、第１図と同一部分には同一符号を付してある。
り、同図（ｂ）はその模式的断面図である。なお、図
中、第１図と同一部分には同一符号を付してある。
この実施例では、ダイオード3,4は夫々カソードを対
向させて接続を行っており、各ダイオード3,4のアノー
ドを夫々入力ライン2,VDDに接続している。このため、
ＰチャネルMOSでは各コンタクト領域14A,14Bを相互に接
続し、各ソース・ドレイン領域13A,13Bを夫々VDD,入力
ライン２に接続した構成としている。ＮチャネルMOSは
第１図（ｂ）の場合と同じである。なお、この構成にお
いても、２つのＰチャネルMOSの夫々のゲート幅は、本
来のゲート幅の1/2に設定している。
向させて接続を行っており、各ダイオード3,4のアノー
ドを夫々入力ライン2,VDDに接続している。このため、
ＰチャネルMOSでは各コンタクト領域14A,14Bを相互に接
続し、各ソース・ドレイン領域13A,13Bを夫々VDD,入力
ライン２に接続した構成としている。ＮチャネルMOSは
第１図（ｂ）の場合と同じである。なお、この構成にお
いても、２つのＰチャネルMOSの夫々のゲート幅は、本
来のゲート幅の1/2に設定している。
この構成によっても、前記実施例と同じ効果を得るこ
とができる。
とができる。
また、第３図（ｂ）の構成では、第４図に示すように
各MOSのソース・ドレイン領域の一方の配線を変更する
こともできる。
各MOSのソース・ドレイン領域の一方の配線を変更する
こともできる。
以上説明したように本発明は、出力バッファとしての
1/2ゲート幅の２つのMOSを用いて構成した２つのダイオ
ードを、入力ラインと電源との間に逆極性に直列接続し
て入力保護回路を形成しているので、チップサイズを大
きくすることなくESD対策を行うことができる。また、
２つのダイオードにより、入力信号の振幅が電源電圧よ
りも大きくなったときの流れ込みを防止して半導体集積
回路の正常な動作を確保することができ、かつスケーリ
ングダウン則によりチップの高集積化を図ることができ
る効果もある。
1/2ゲート幅の２つのMOSを用いて構成した２つのダイオ
ードを、入力ラインと電源との間に逆極性に直列接続し
て入力保護回路を形成しているので、チップサイズを大
きくすることなくESD対策を行うことができる。また、
２つのダイオードにより、入力信号の振幅が電源電圧よ
りも大きくなったときの流れ込みを防止して半導体集積
回路の正常な動作を確保することができ、かつスケーリ
ングダウン則によりチップの高集積化を図ることができ
る効果もある。
第１図は本発明の一実施例を示し、同図（ａ）は入力保
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は第１図（ｂ）の変形例の模式的な断面図、第３図
は本発明の他の実施例を示し、同図（ａ）は入力保護回
路の回路図、同図（ｂ）はその模式的な断面図、第４図
は第３図（ｂ）の変形例の模式的な断面図、第５図は従
来の一例を示し、同図（ａ）は入力保護回路の回路図、
同図（ｂ）はその模式的な断面図である。 １……入力パッド、２……入力ライン、3,4,5……ダイ
オード、3A,5A……ダイオード、11……Ｐ型半導体基
板、12,12A,12B……Ｎウェル、13,13A,13B……Ｐ型ソー
ス・ドレイン領域、14,14A,14B……Ｎ型コンタクト領
域、15,15A,15B……ゲート、16……Ｎ型ソース・ドレイ
ン領域、17……Ｐ型コンタクト領域、18……ゲート。
護回路の回路図、同図（ｂ）はその模式的な断面図、第
２図は第１図（ｂ）の変形例の模式的な断面図、第３図
は本発明の他の実施例を示し、同図（ａ）は入力保護回
路の回路図、同図（ｂ）はその模式的な断面図、第４図
は第３図（ｂ）の変形例の模式的な断面図、第５図は従
来の一例を示し、同図（ａ）は入力保護回路の回路図、
同図（ｂ）はその模式的な断面図である。 １……入力パッド、２……入力ライン、3,4,5……ダイ
オード、3A,5A……ダイオード、11……Ｐ型半導体基
板、12,12A,12B……Ｎウェル、13,13A,13B……Ｐ型ソー
ス・ドレイン領域、14,14A,14B……Ｎ型コンタクト領
域、15,15A,15B……ゲート、16……Ｎ型ソース・ドレイ
ン領域、17……Ｐ型コンタクト領域、18……ゲート。
Claims (1)
- 【請求項１】任意の配線パターンにより、出力バッファ
としてのMOSを設けた端子部を入力用として構成可能な
マスタスライス型半導体集積回路において、前記出力バ
ッファ用のMOSを、独立したウェル内に夫々形成した1/2
ゲート幅の２つのMOSとして構成し、これら２つのMOSで
夫々ダイオードを構成するとともに、これら２つのダイ
オードを入力ラインと電源との間に逆極性で直列接続し
て入力保護回路を形成したことを特徴とするマスタスラ
イス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143162A JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63143162A JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228348A JPH0228348A (ja) | 1990-01-30 |
| JP2659214B2 true JP2659214B2 (ja) | 1997-09-30 |
Family
ID=15332358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63143162A Expired - Fee Related JP2659214B2 (ja) | 1988-06-10 | 1988-06-10 | マスタスライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659214B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4132270B2 (ja) | 1998-04-20 | 2008-08-13 | 三菱電機株式会社 | 半導体集積回路装置 |
| US7067852B1 (en) * | 2000-09-12 | 2006-06-27 | National Semiconductor Corporation | Electrostatic discharge (ESD) protection structure |
| JP2016031943A (ja) * | 2014-07-25 | 2016-03-07 | ソニー株式会社 | 静電保護素子および静電保護回路 |
| US10079228B1 (en) * | 2017-03-20 | 2018-09-18 | International Business Machines Corporation | Tight integrated vertical transistor dual diode structure for electrostatic discharge circuit protector |
-
1988
- 1988-06-10 JP JP63143162A patent/JP2659214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228348A (ja) | 1990-01-30 |
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Legal Events
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