JPH05335485A

JPH05335485A - 半導体集積回路装置

Info

Publication number: JPH05335485A
Application number: JP4137197A
Authority: JP
Inventors: Takaaki Furuyama; 孝昭古山
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-05-28
Filing date: 1992-05-28
Publication date: 1993-12-17

Abstract

(57)【要約】【目的】半導体集積回路装置に関し、出力バッファの電
源ラインと他の内部回路の電源ラインを分離した上で、
出力バッファのＥＳＤ耐圧を高めることができる保護回
路を簡単な構成によって提供することを目的とする。【構成】入出力端子５を備えた入出力回路１は、高電位
側電源ラインＶCCおよび低電位側電源ラインＶSSから電
源を供給されている。そして、高電位側電源ラインＶCC
および低電位側電源ラインＶSSと半導体基板２との間に
は、それぞれ逆バイアスになるように各ダイオード３，
４が接続されている。その各ダイオード３，４の接合降
服電圧は、定常状態における各電源ラインＶCC，ＶSSと
半導体基板２の間の電圧より高くなると共に、入出力回
路１の耐電圧より低くなるように設定されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは、半導体集積回路装置における出力バッフ
ァの静電気放電に対する保護回路に関するものである。

【０００２】近年、情報処理の高速化に伴い、ＭＰＵと
半導体メモリ間のバスラインの幅を広くして多ビット化
することが求められている。従って、半導体メモリにお
いても、ファンアウト数を増加して多ビット構成で出力
するために、出力ビット数に応じた数の出力バッファを
設ける必要がでてきた。ところで、半導体メモリが高集
積化されるにつれて素子寸法が微細化し、静電気に対す
る耐性が低下している。

【０００３】そのため、半導体メモリにおいては、多数
設けられた出力バッファの静電気に対する耐性を高める
ことが要求されている。

【０００４】

【従来の技術】多ビット構成で出力する半導体メモリに
おいて、各ビットに対応する出力バッファから同時に同
一論理レベルの出力がなされた場合、各出力バッファに
供給される駆動電流の総和は極めて大きなものになる。

【０００５】ところが、高集積化を実現するために電源
ラインの幅は必要最小限に切り詰められており、大電流
を供給した場合には電源ラインのレベルが変動しやすく
なっている。

【０００６】従って、出力バッファに大きな駆動電流が
供給されると、電源ラインのレベル変動が生じやすい。
その電源ラインのレベル変動は電源ノイズとなり、出力
バッファと半導体メモリの他の内部回路とが電源ライン
を共用している場合には、内部回路の誤動作を誘発する
原因となる。

【０００７】そのため、一般に、多ビット構成で出力す
る半導体メモリにおいては、出力バッファの電源ライン
を専用化して、他の内部回路の電源ラインと分離してい
る。これにより、出力バッファの電源ラインからのノイ
ズが、他の内部回路に伝わらないようにしているわけで
ある。

【０００８】ところで、帯電した人間や物体が半導体集
積回路のピンを介して放電したり、半導体集積回路のパ
ッケージ自体が帯電して他の物体に放電したりすること
がある。

【０００９】このような静電気の放電はＥＳＤ（electr
o static discharge）と呼ばれるが、このＥＳＤが出力
ピンを介して半導体メモリチップ本体に印加されると、
内部の出力バッファが破壊されることになる。

【００１０】但し、出力バッファの寄生容量が大きい場
合、ＥＳＤの電荷はその寄生容量に吸収されるため、出
力バッファが破壊されることはない。ところが、出力バ
ッファの電源ラインを専用化すると、その電源ラインに
ぶらさがる回路は出力バッファのみとなるため、回路規
模および配線長の縮小によって寄生容量が小さくなり、
ＥＳＤの電荷を十分に吸収できなくなる。

【００１１】そこで、従来、図６に示すような保護回路
が用いられている。尚、図６においては、説明の便宜
上、出力バッファの数を２つに簡略化してある。各出力
バッファ５１，５２の高電位側電源ライン５３は、出力
専用の高電位側電源ピン５４に接続されている。また、
各出力バッファ５１，５２の低電位側電源ライン５５
は、出力専用の低電位側電源ピン５６に接続されてい
る。

【００１２】一方、出力バッファ５１，５２以外の他の
内部回路５７の高電位側電源ライン５８は、出力専用の
高電位側電源ピン５４とは異なる内部回路用の高電位側
電源ピン５９に接続されている。また、内部回路５７の
低電位側電源ライン６０は、出力専用の低電位側電源ピ
ン５６とは異なる内部回路用の低電位側電源ピン６１に
接続されている。

【００１３】尚、各高電位側電源ピン５４，５９および
各低電位側電源ピン５６，６１にはそれぞれ、外部電源
から同じ電圧が印加されている。また、各出力バッファ
５１，５２は、ＭＯＳトランジスタである各出力トラン
ジスタＱ１，Ｑ２を両電源ライン５３，５５の間でトー
テムポール形に接続して構成されている。そして、内部
回路５７からの出力信号が、各出力トランジスタＱ１，
Ｑ２のゲートに入力されるようになっている。

【００１４】各出力バッファ５１，５２の両電源ライン
５３，５５はそれぞれ、各トランスミッションゲート６
２，６３を介して内部回路５７の両電源ライン５８，６
０に接続されている。

【００１５】尚、トランスミッションゲート６２を構成
するＮＭＯＳトランジスタ７１およびＮＭＯＳトランジ
スタ７２はそれぞれダイオード接続されている。また、
トランスミッションゲート６３を構成するＮＭＯＳトラ
ンジスタ７３およびＮＭＯＳトランジスタ７４はそれぞ
れダイオード接続されている。

【００１６】このダイオード接続された各ＭＯＳトラン
ジスタ７１〜７４が、出力バッファ５１，５２と内部回
路５７の電源ライン５３，５５，５８，６０を分離する
と共に、ＥＳＤに対する保護回路として働くようになっ
ている。

【００１７】すなわち、ＥＳＤが印加されていない定常
状態においては、各高電位側電源ライン５３，５８およ
び各低電位側電源ライン５５，６０の電圧はそれぞれ同
じである。従って、ダイオード接続された各ＭＯＳトラ
ンジスタ７１〜７４のアノードおよびカソードの電圧は
全て等しくなっている。

【００１８】そのため、ダイオード接続された各ＭＯＳ
トランジスタ７１〜７４は、順方向にも逆方向にもバイ
アスがかけられていないことになり、各高電位側電源ラ
イン５３，５８および各低電位側電源ライン５５，６０
を分離することになる。

【００１９】従って、出力バッファ５１，５２に供給さ
れる駆動電流が増大して両電源ライン５３，５５に電源
ノイズが発生しても、その電源ノイズが内部回路５７に
伝わることはない。

【００２０】一方、出力バッファ５１，５２の出力ピン
５１ａ，５２ａにＥＳＤが印加されると、そのＥＳＤは
出力バッファ５１，５２の各出力トランジスタＱ１，Ｑ
２を介して両電源ライン５３，５５に放電される。図６
に示す点線矢印Ａ，Ｂは、出力バッファ５２の出力ピン
５２ａにＥＳＤが印加された場合の放電経路を示してい
る。

【００２１】そして、ＥＳＤは出力バッファ５１，５２
の両電源ライン５３，５５を介して、ダイオード接続さ
れた各ＭＯＳトランジスタ７１〜７４のアノードに印加
される。

【００２２】すると、ダイオード接続された各ＭＯＳト
ランジスタ７１〜７４のアノード側の電圧がカソード側
の電圧より高くなる。そのため、ダイオード接続された
各ＭＯＳトランジスタ７１〜７４には順方向にバイアス
がかかることになる。

【００２３】従って、ＥＳＤは各ＭＯＳトランジスタ７
１〜７４を介して、内部回路５７の両電源ライン５８，
６０に放電される。ところで、内部回路５７の両電源ラ
イン５８，６０の寄生容量は、出力バッファ５１，５２
の両電源ライン５３，５５の寄生容量と比べると極めて
大きい（通常１０００倍程度）。

【００２４】そのため、内部回路５７の両電源ライン５
８，６０に放電されたＥＳＤは、その両電源ライン５
８，６０の寄生容量に吸収されることになる。従って、
出力バッファ５１，５２が破壊されることはない。

【００２５】

【発明が解決しようとする課題】しかしながら、出力バ
ッファ５１，５２の駆動電流が極めて大きい場合には、
出力バッファ５１，５２の両電源ライン５３，５５に流
れる電流が大きな電源ノイズを発生させる。

【００２６】すると、その電源ノイズがダイオード接続
された各ＭＯＳトランジスタ７１〜７４を介して、本
来、電源ノイズを伝えないために分離した内部回路５７
の両電源ライン５８，６０に伝わり、内部回路５７の誤
動作を誘発するという問題が生じる。

【００２７】また、ＥＳＤを放電しやすくするために、
各電源ライン５３，５５，５８，６０の寄生抵抗を極力
小さくしておく必要がある。そのため、出力バッファ５
１，５２の両電源ライン５３，５５と内部回路５７の両
電源ライン５８，６０とが隣接するように配線レイアウ
トしなければならず、出力バッファ５１，５２および内
部回路５７のレイアウトが制約されるという問題が生じ
る。

【００２８】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、出力バッファの電源ラ
インと他の内部回路の電源ラインを分離した上で、出力
バッファのＥＳＤ耐圧を高めることができる保護回路を
簡単な構成によって提供することにある。

【００２９】

【課題を解決するための手段】図１に本発明の原理図を
示す。出力端子５を備えた出力回路１は、高電位側電源
ラインＶCCおよび低電位側電源ラインＶSSから電源を供
給されている。

【００３０】そして、高電位側電源ラインＶCCおよび低
電位側電源ラインＶSSと半導体基板２との間には、それ
ぞれ逆バイアスになるように各ダイオード３，４が接続
されている。

【００３１】その各ダイオード３，４の接合降服電圧
は、定常状態における各電源ラインＶCC，ＶSSと半導体
基板２の間の電圧より高くなると共に、出力回路１の耐
電圧より低くなるように設定されている。

【００３２】

【作用】定常状態においては、各ダイオード３，４の接
合降服電圧が各電源ラインＶCC，ＶSSと半導体基板２の
間の電圧より高くなるように設定されているため、各ダ
イオード３，４には接合降服が起こらない。

【００３３】従って、高電位側電源ラインＶCCおよび低
電位側電源ラインＶSSは、半導体基板２と完全に分離さ
れている。一方、出力回路１の出力端子５にＥＳＤが印
加された場合、そのＥＳＤは出力回路１を経由して、高
電位側電源ラインＶCCおよび低電位側電源ラインＶSSに
放電される。

【００３４】そのＥＳＤの電圧が各ダイオード３，４の
接合降服電圧を越えると、各ダイオード３，４は接合降
服を起こす。すると、ＥＳＤは各ダイオード３，４を介
して半導体基板２に放電されるが、半導体基板２の寄生
容量は極めて大きいため、ＥＳＤはその寄生容量に吸収
される。

【００３５】尚、各ダイオード３，４の接合降服電圧は
出力回路１の耐電圧より低くなるように設定されている
ため、ＥＳＤによって出力回路１が破壊されることはな
い。

【００３６】

【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。尚、本実施例において、図６に
示す従来例と同じ構成については符号を等しくしてその
詳細な説明を省略する。

【００３７】図２に、本実施例の半導体メモリチップ２
１の平面図を示す。半導体メモリチップ２１上には、内
部回路５７としてのメモリセルアレイ２２と各周辺回路
２３〜２５、および、各出力バッファ群２６〜２８が形
成されている。

【００３８】尚、各出力バッファ群２６〜２８は、半導
体メモリの出力ビット数に対応した数だけの出力バッフ
ァ５１，５２（図示略）から構成されている。各出力バ
ッファ群２６〜２８の高電位側電源ライン５３は共通に
なっており、一箇所にパッド５３ａが設けられている。
このパッド５３ａはボンディングワイヤ（図示略）を介
して、出力専用の高電位側電源ピン５４（図示略）に接
続されている。

【００３９】また、各出力バッファ群２６〜２８の各低
電位側電源ライン５５はそれぞれ、共通インピーダンス
を低減するために分離されている。そして、各低電位側
電源ライン５５毎にパッド５５ａが設けられている。こ
の各パッド５５ａはそれぞれ、ボンディングワイヤ（図
示略）を介して、出力専用の低電位側電源ピン５６（図
示略）に接続されている。

【００４０】メモリセルアレイ２２および各周辺回路２
３〜２５の高電位側電源ライン５８は共通になってお
り、一箇所にパッド５８ａが設けられている。このパッ
ド５８ａはボンディングワイヤ（図示略）を介して、内
部回路用の高電位側電源ピン５９（図示略）に接続され
ている。

【００４１】また、メモリセルアレイ２２および各周辺
回路２３〜２５の低電位側電源ライン６０は共通になっ
ており、一箇所にパッド６０ａが設けられている。この
パッド６０ａはボンディングワイヤ（図示略）を介し
て、内部回路用の低電位側電源ピン６１（図示略）に接
続されている。

【００４２】このように本実施例においては、出力バッ
ファ群２６〜２８の両電源ライン５３，５５と、メモリ
セルアレイ２２および各周辺回路２３〜２５の両電源ラ
イン５８，５９とを完全に分離している。

【００４３】そのため、従来例のように、出力バッファ
群２６〜８の両電源ライン５３，５５と、メモリセルア
レイ２２および各周辺回路２３〜２５の両電源ライン５
８，５９とが隣接するように配線レイアウトする必要は
ない。

【００４４】従って、従来例のように、出力バッファ群
２６〜２８とメモリセルアレイ２２および各周辺回路２
３〜２５のレイアウトが制約されることはない。図３
に、本実施例の回路図を示す。

【００４５】出力バッファ５１，５２の各電源ライン５
３，５５はそれぞれ、逆方向にバイアスがかかるように
接続されたダイオード２９，３０を介して、半導体チッ
プ２１の基板３１に接続されている。

【００４６】このダイオード２９，３０の接合降服（ju
nction breakdown）電圧は、定常状態における各電源ラ
イン５３，５５と基板３１の間の電圧よりも高くなると
共に、出力バッファ５１，５２の各出力トランジスタＱ
１，Ｑ２のゲート耐圧よりも低くなるように設定されて
いる。

【００４７】例えば、本発明を４Ｍ−ＤＲＡＭに具体化
した場合、各電源ライン５３，５５と基板３１の間の電
圧は５〔Ｖ〕、各出力トランジスタＱ１，Ｑ２のゲート
耐圧は１８〜１９〔Ｖ〕である。そのため、この場合
は、ダイオード２９，３０の接合降服電圧が１０〜１３
〔Ｖ〕になるように設定されている。

【００４８】従って、各電源ライン５３，５５の電圧が
ダイオード２９，３０の接合降服電圧を越えると、各ダ
イオード２９，３０は接合降服を起こす。すると、各電
源ライン５３，５５からダイオード２９，３０を介して
基板２１に電流が流れる。

【００４９】その結果、各電源ライン５３，５５の電圧
は常に、ダイオード２９，３０の接合降服電圧以下に保
たれることになる。各出力トランジスタＱ１，Ｑ２のゲ
ート耐圧は、ダイオード２９，３０の接合降服電圧より
も高いため、各電源ライン５３，５５の電圧が各出力ト
ランジスタＱ１，Ｑ２のゲート耐圧を越えることはな
い。

【００５０】従って、各出力トランジスタＱ１，Ｑ２の
ゲートにゲート耐圧を越える電圧がかかって破壊される
ことはない。すなわち、各電源ライン５３，５５ＥＳ
Ｄが印加されていない定常状態においては、ダイオード
２９，３０には電流が流れず、各電源ライン５３，５５
と基板３１は分離されている。

【００５１】一方、出力バッファ５１，５２の出力ピン
５１ａ，５２ａにＥＳＤが印加されると、そのＥＳＤは
出力バッファ５１，５２の各出力トランジスタＱ１，Ｑ
２を介して両電源ライン５３，５５に放電される。図６
に示す点線矢印Ａ，Ｂは、出力バッファ５２の出力ピン
５２ａにＥＳＤが印加された場合の放電経路を示してい
る。

【００５２】ここで、ＥＳＤの電圧がダイオード２９，
３０の接合降服電圧を越えると、ダイオード２９，３０
に電流が流れ、ＥＳＤは出力バッファ５１，５２の両電
源ライン５３，５５を介して基板３１に放電される。

【００５３】尚、基板３１の寄生容量は両電源ライン５
３，５５の寄生容量と比べると極めて大きい。そのた
め、基板３１に放電されたＥＳＤは、その基板３１の寄
生容量に吸収されることになる。

【００５４】このダイオード２９，３０は半導体メモリ
チップ２１上に独立した素子として設けてもよいが、基
板３１と逆タイプの拡散層を基板３１上に形成すること
によって簡単に具体化することができる。

【００５５】以下、Ｐ形基板３１上にダイオード２９，
３０を形成した実施例を、図４，図５に従って説明す
る。図４に、半導体メモリチップ２１上における出力バ
ッファ５１の平面図を示す。

【００５６】両電源ライン５３，５５は、半導体メモリ
チップ２１の表面に蒸着されたアルミニウム配線によっ
て形成されている。その両電源ライン５３，５５の間に
は、各出力トランジスタＱ１，Ｑ２が形成されている。

【００５７】すなわち、高電位側電源ライン５３の一部
に、出力トランジスタＱ１のドレイン電極３２が櫛歯状
に形成されている。また、低電位側電源ライン５５の一
部に、出力トランジスタＱ２のソース電極３３が櫛歯状
に形成されている。

【００５８】そして、出力トランジスタＱ１のドレイン
電極３２と一定の間隔を設けて嵌合するように、出力ト
ランジスタＱ１のソース電極３４がアルミニウム配線に
よって形成されている。

【００５９】また、出力トランジスタＱ２のソース電極
３３と一定の間隔を設けて嵌合するように、出力トラン
ジスタＱ２のドレイン電極３５がアルミニウム配線によ
って形成されている。

【００６０】出力トランジスタＱ１のソース電極３４と
出力トランジスタＱ２のドレイン電極３５は、出力パッ
ド３６にて互いに接続されている。その出力パッド３６
はボンディングワイヤ（図示略）を介して、出力ピン５
１ａ（図示略）に接続されている。

【００６１】出力トランジスタＱ１のソース電極３４と
ドレイン電極３２の間には、ポリシリコンによるゲート
電極３７が形成されている。また、出力トランジスタＱ
１のソース電極３３とドレイン電極３５の間には、ポリ
シリコンによるゲート電極３８が形成されている。

【００６２】高電位側電源ライン５３の配線層の下に
は、ダイオード２９のカソード領域であるＮ形拡散層３
９が形成されている。また、低電位側電源ライン５５の
配線層の下には、ダイオード３０のカソード領域である
Ｎ形拡散層４０が形成されている。そして、各Ｎ形拡散
層３９，４０と各電源ライン５３，５５はそれぞれ、コ
ンタクトホール４１で接続されている。

【００６３】また、出力トランジスタＱ１の各電極３
２，３４，３７の下にはソース領域およびドレイン領域
であるＮ形拡散層４２が形成されている。一方、出力ト
ランジスタＱ２の各電極３３，３５，３８の下にはソー
ス領域およびドレイン領域であるＮ形拡散層４３が形成
されている。そして、各電極３２，３４，３７とＮ形拡
散層４２および各電極３３，３５，３８とＮ形拡散層４
３はそれぞれ、コンタクトホール４４で接続されてい
る。

【００６４】図５に、出力トランジスタＱ２と低電位側
電源ライン５５およびダイオード３０の要部断面図を示
す。尚、図５においては、説明の便宜上、出力トランジ
スタＱ２の構造を原理的に示してある。

【００６５】Ｐ形基板３１上にはＮ形拡散層４０，４３
が形成されている。尚、両Ｎ形拡散層４０，４３は同一
プロセスによって形成されている。そのＮ形拡散層４
０，４３の上にはシリコン酸化膜（SiO₂）４５が形成さ
れている。そのシリコン酸化膜４５の上には、出力トラ
ンジスタＱ２のドレイン電極３５およびソース電極３３
と、低電位側電源ライン５５とが形成されている。

【００６６】このＰ形基板３１とＮ形拡散層４０によっ
てダイオード３０が構成される。すなわち、Ｐ形基板３
１はダイオード３０のアノード領域となり、Ｎ形拡散層
４０はダイオード３０のカソード領域となる。

【００６７】尚、ポリシリコンゲートＮＭＯＳトランジ
スタである出力トランジスタＱ２の構造は公知であるた
め、説明を省略する。また、出力トランジスタＱ１と高
電位側電源ライン５３およびダイオード２９の構造につ
いても、出力トランジスタＱ２が出力トランジスタＱ１
に、低電位側電源ライン５５が高電位側電源ライン５３
に、ダイオード３０がダイオード２９に、それぞれ置き
換わるだけであるため説明を省略する。

【００６８】このように本実施例は、出力バッファ５
１，５２の両電源ライン５３，５５と内部回路５７の両
電源ライン５８，６０とを完全に分離した上で、出力バ
ッファ５１，５２の両電源ライン５３，５５と基板３１
の間にそれぞれダイオード２９，３０を接続するだけの
簡単な構成をとっている。

【００６９】その結果、出力バッファ５１，５２からの
電源ノイズを内部回路５７に伝えることなく、上記した
ように出力バッファ５１，５２のＥＳＤ耐圧を高めるこ
とができる。

【００７０】また、ダイオード２９，３０は、基板３１
と逆タイプの拡散層３９，４０を基板３１の上に形成す
ることによって容易に具体化することができる。さら
に、その拡散層３９，４０は各電源ライン５３，５５の
配線層の下に形成すればよいため、半導体メモリチップ
２１をとらず高集積化を阻害することがない。

【００７１】加えて、各拡散層３９，４０の表面積を大
きくすることができるため、その各拡散層３９，４０の
寄生容量が大きくなり、ＥＳＤの吸収効果をより高める
ことができる。

【００７２】尚、本発明は上記実施例に限定されるもの
ではなく、例えば、半導体メモリの出力バッファだけで
なく、他の半導体集積回路装置の入出力保護回路として
応用してもよい。

【００７３】また、基板３１をＮ形として実施してもよ
い。その場合は、Ｎ形の基板３１とＮ形拡散層３９，４
０の間に、Ｐ形の拡散層を形成すればよい。さらに、ト
ランスミッションゲート６２，６３はＮＭＯＳトランジ
スタではなく、ＰＭＯＳトランジスタによって構成して
もよい。

【００７４】

【発明の効果】以上詳述したように本発明によれば、出
力バッファの電源ラインと他の内部回路の電源ラインを
分離した上で、出力バッファのＥＳＤ耐圧を高めること
ができる保護回路を簡単な構成によって提供することが
できる優れた効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明を具体化した一実施例の回路図である。

【図３】一実施例の半導体メモリチップの平面図であ
る。

【図４】一実施例の半導体メモリチップの要部平面図で
ある。

【図５】一実施例の半導体メモリチップの要部断面図で
ある。

【図６】従来例の回路図である。

【符号の説明】

１入出力回路２半導体基板３，４，２９，３０ダイオード３９，４０Ｎ形拡散層ＶCC, ５３高電位側電源ラインＶSS, ５５低電位側電源ライン

フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06 27/10 ４８１ 8728−4Ｍ

Claims

【特許請求の範囲】

【請求項１】出力回路（１）の高電位側電源ライン
（ＶCC）および低電位側電源ライン（ＶSS）と半導体基
板（２）との間にはそれぞれ、各ダイオード（３，４）
が逆バイアスになるように接続され、その各ダイオード
（３，４）の接合降服電圧は、定常状態における各電源
ライン（ＶCC，ＶSS）と半導体基板（２）の間の電圧よ
り高くなると共に、出力回路（１）の耐電圧より低くな
るように設定されていることを特徴とする半導体集積回
路装置。
【請求項２】前記各ダイオード（２９，３０）は、前
記半導体基板（３１）と逆タイプの拡散層（３９，４
０）を半導体基板（３１）上に形成することによって構
成され、その拡散層（３９，４０）は前記高電位側電源
ライン（５３）および低電位側電源ライン（５５）の配
線層の下に形成されていることを特徴とする請求項１記
載の半導体集積回路装置。