JPH0494161A - 集積回路用入出力保護装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、静電気による破壊等からＬＳＩを保護する集
積回路用入出力保護装置に関する。

Ｂ、従来の技術 近時、ＬＳＩはますます高集積化の傾向にあり、このよ
うなＬＳＩでは微細な配線部分に電圧が印加されるので
、特に外部の静電気等による破壊からＬＳＩを保護する
必要がある。

集積回路の保護を行う従来の集積回路用入出力保護装置
は、例えば第１０図、第１１図のように示される。第１
０図はその等価回路図、第１１図は素子の断面図であり
、これらの図において、集積回路の電源端子をＶＤＤ、
接地端子をＶＳＳ、複数の電源あるいは接地端子以外の
外部端子を端子１、端子２で示す。３〜６は保護用のツ
ェナーダイオードであり、ツェナーダイオード３は端子
］と接地端子７８３間、ツェナーダイオード４は端子１
と電源端子ＶＤＤ間、ツェナーダイオード５は端子２と
接地端子７８３間、ツェナーダイオード６は端子２と電
源端子ＶＤＤ間にそれぞれ異常電圧が印加された場合に
、これらの端子を保護するものである。

ただし、以下の説明では、ツェナーダイオードは所定の
耐圧を有するようなダイオードという意味で用いる。端
子１、・２は集積回路の本体である主回路（図示路）に
接続されており、主回路に対して信号の授受を行う。

ツェナーダイオード３およびツェナーダイオード５は第
１１図に示すように、接地されたＰ形つェル１１内に形
成されたＮ型領域１２．１３によって構成され、またツ
ェナーダイオード４およびツェナーダイオード６は電源
端子ＶＤＤに接続されているＮ型ウェル１４内のＰ型領
域１５．１６によって構成されている。

次に、作用の概略を説明すると、まず正常時にはツェナ
ーダイオード３〜６が逆バイアスされているため、主回
路への影響は全くない。一方、集積回路の輸送工程や組
立工程中に人体や輸送機器、組立機器が集積回路の外部
端子１．２に触れると、人体等に帯電している静電気に
よって数１００■以上の高い異常電圧がその外部端子１
．２と接地端子■ＳＳまたは電源端子ＶＤＤとの間に印
加され、静電気破壊の原因となる。例えば、端子１と接
地端子７８８間に、端子１が゛′正パとなるような異常
電圧が印加される場合、異常電圧がツェナーダイオード
３の耐圧を超えると降伏電流がツェナーダイオード３に
流れる。これにより、帯電していた静電気がツェナーダ
イオード３を通して放電され、異常電圧が抑制される。

一方、これとは逆に端子１が″負″となるような異常電
圧が印加されると。

ツェナーダイオード３が順方向にバイアスされ、電流が
流れる。この場合でもツェナーダイオード３によって異
常電圧が抑制され、集積回路（主回路）が保護される。

同様に、端子１と電源端子ＶＤＤ間に異常電圧が印加さ
れた場合、主回路はツェナーダイオード４によって保護
される。

Ｃ１発明が解決しようとする課題 以上のような構成の半導体集積回路においては。

同時に外部端子の全てに異常電圧が印加されることはな
く、例えば端子１と接地端子７８８間に異常電圧が印加
されているとき、端子２には異常電圧がかかっていない
。しかしながら、このような従来の集積回路用入出力保
護装置にあっては、それぞれの外部端子に個別に保護装
置を付加する構成となっていたため、例えば異常電圧が
端子１に印加された場合、端子２に接続されている保護
装置は動作せず、保護装置の利用効率が悪い。

また、各外部端子にそれぞれ所定値以上の静電気耐量を
有する大きな保護装置を付加する必要があり、保護装置
を構成するのに必要なチップの面積が大きくなる。

本発明は、保護素子の利用効率を高め、保護素子を形成
するのに必要なチップの面積を減少させることのできる
集積回路用入出力保護装置を提供することを目的として
いる。

０３課題を解決するための手段 一実施例である第１図により本発明を説明すると、本発
明は、集積回路の電源端子および接地端子とは別設の複
数の入出力用外部端子２２．２３と、ある極性の異常電
圧が外部端子２２．２３に印加されたときにその電圧を
抑制して回路の破壊を防止する保護素子２４とを備えた
集積回路用入出力保護装置に適用される。

そして、上述の目的は次の構成で達成される。

保護素子２４は複数の外部端子２２．２３に対して共通
に設けられ、保護素子２４の一端は接地端子ＶＳＳ（ま
たは電源端子）に接続され、保護素子２４の他端と複数
の外部端子２２．２３との間にそれぞれ接続された一対
のダイオード２５．２６であって、上記極性の電圧が一
方の外部端子に印加されたときにその電圧印加側端子に
接続されたダイオードは順方向にバイアスされ、他方の
ダイオードは逆バイアスされ外部端子間の入出力信号の
干渉を防止する一対のダイオード２５．２６が設けられ
る。

Ｅ０作用 ある極性の異常電圧が各外部端子２２．２３に印加され
たとき、順方向にバイアスされるダイオード２５．２６
を介して共有の保護素子２４によって異常電圧が抑制さ
れる。また、正常時は、ダイオード２５．２６のいずれ
か一方は逆バイアスされ、外部端子間の相互干渉が防止
される。

したがって、複数の外部端子２２．２３にそれぞれ印加
される異常電圧は共通の保護素子２４で抑制され、保護
素子２４の利用効率が高まり、しかも保護素子２４を形
成するのに必要なチップの面積も縮小できる。

なお、本発明の詳細な説明する上記り項およびＥ項では
１本発明を分かり易くするために実施例の図を用いたが
、これにより本発明が実施例に限定されるものではない
。

Ｆ、実施例 第１図〜第９図により本発明の詳細な説明する。

一第１実施例− 第１図は本発明の第１実施例の等価回路図、第２図はそ
の素子の断面図であり、これらの図において、２１は集
積回路（主回路）である。集積回路２１は複数（本実施
例では２つ）の外部端子２２．２３を有する他、電源端
子ＶＤＤ、接地端子ＶＳＳを有している。なお、ここで
は端子２２．２３と接地端子７８８間の保護装置として
説明する。

複数の外部端子２２．２３の共有の保護素子としてツェ
ナーダイオード２４が設けられており、ツェナーダイオ
ード２４のアノードは接地端子■ＳＳに接続されている
。ツェナーダイオード２４のカソードは接続用ダイオー
ド２５．２６の各カソードに接続されており、接続用ダ
イオード２Ｓ、２６の各アノードはそれぞれ外部端子２
２．２３に接続されている。接続用ダイオード２５は、
″正″の極性の電圧が各外部端子２２に印加されたとき
順方向にバイアスされ、このとき接続用ダイオード２６
は逆バイアスされて外部端子２２．２３間の相互干渉を
防ぐ。また、外部端子２２．２３にはそれぞれ負電圧保
護用ダイオード２７．２８が接続されており、これらの
ダイオード２７゜２８は″負″の極性の異常電圧が各外
部端子２２．２３に印加されたとき、これを抑制する。

集積回路用入出力保護装置の断面図は第２図のように示
され、Ｎ型のシリコンからなる半導体基板３１内にはＰ
型ウェル３２〜３４が形成されている。Ｐ型ウェル３４
は接地され、この中に形成された３つのＮ型領域により
それぞれツェナーダイオード２４およびダイオード２７
．２８が形成されている。また、Ｐ型ウェル３２．３３
内に形成された各Ｎ型領域によりそれぞれダイオード２
５．２６が形成されており、Ｐ型ウェル３２．３３内に
形成された各Ｐ壁領域３５．３６はそれぞれダイオード
２５．２６のアノードとして外部端子２２．２３に接続
されている。

次に、作用を説明する。

まず、外部端子２２と接地端子７８８間に、端子２２が
“正”となるような異常電圧が印加された場合、接続用
ダイオード２５が順方向にバイアス（以下、順バイアス
）され、共通のツェナーダイオード２４が逆方向にバイ
アス（以下、逆バイアス）される。そして、異常電圧が
ツェナーダイオード２４の逆方向の耐圧電圧よりも高く
なると、ツェナーダイオード２４が降伏し、電流が接続
用ダイオード２５およびツェナーダイオード２４を順次
通って接地端子ｖＳＳへ流れる。これにより。

外部端子２２に加えされた異常電圧が抑制され、集積回
路２１が静電破壊等から保護される。

このとき接続用ダイオード２５はｊ＠力方向バイアスさ
れているので、消費電力が少なく、発熱量が小さい。し
たがって、接続用ダイオード２Ｓの寸法を小さくできる
。一方、ツェナーダイオード２４は逆バイアスされて降
伏しているので、消費電力が大きく、発熱量が大きい。

したがって、この発熱によってツェナーダイオード２４
が破壊されないように、従来例と同様にその寸法を大き
く設計しておく必要がある。

ここで、本実施例では複数の外部端子２２．２３が接続
用ダイオード２５．２６によって１つにまとめられて異
常電圧が抑制されるため、従来のように各端子に寸法の
大きい保護用ツェナーダイオードをそれぞれ接続してい
たのに比して、保護素子であるツェナーダイオード２４
の利用効率を高めることができ、保護素子を形成するの
に必要なチップの面積を減少させることができる。

また、外部端子２２．２３について考察すると、これら
は接続用ダイオード２５．２６を介して接続されている
ので、何れか一方は必ず逆バイアスされるので、これら
のダイオードの耐圧を十分に高く設定しておくことによ
り、端子間の相互干渉を防ぐことができる。

次に、外部端子２２と接地端子ＶＳＳ間に外部端子２２
が″負″となるような異常電圧が印加されたときは、負
電圧保護用ダイオード２７が順バイアスされるので、電
流が流れて異常電圧が抑制され、集積回路２１が保護さ
れる。このときの負電圧保護用ダイオード２７での消費
電力および発熱量は小さく、したがって、負電圧保護用
ダイオード２７（負電圧保護用ダイオード２８も同様）
の寸法は小さくできる。

なお、第２図に示すようなＮ型基板３１内に全てのダイ
オードを形成する場合、寄生バイポーラトランジスタが
できないように十分に配慮する必要がある。

第３図は接続用ダイオード２５．２６をＮ型基板３１か
ら誘電体分離して寄生トランジスタを形成しないように
したものである。すなわち、第３図ではＮ型基板３１の
上に絶縁膜３７が形成され、その上に多結晶シリコン膜
３８が設けられる。そして、この多結晶シリコン膜３８
内に共通のＮ型領域および２つのＰ壁領域が形成され、
これらがそれぞれ接続用ダイオード３９．４０となる。

したがって、接続用ダイオード３９．４０はＮ型基板３
１から誘電体分離することになり、寄生効果を十分に低
減することができる。

一第２実施例− 第４図は本発明の第２実施例の等価回路と素子断面を合
わせて示す図であり、本実施例は保護素子としてツェナ
ーダイオードの代わりに保護用サイリスタを用いた例で
ある。

保護用サイリスタの構成を説明すると、接地端子ｖＳＳ
に接続されたＰ型ウェル４１内にサイリスタのカソード
となるＮ型領域４２が形成され、接続用ダイオード４３
．４４のカソードに接続されたＮ型ウェル４５内にサイ
リスタのアノードとなるＰ壁領域４６が形成されている
。Ｐ壁領域４６、Ｎ型ウェル４５、Ｐ型ウェル４１、Ｎ
型領域４２によってＰＮＰＮ型の保護用サイリスタ４７
が形成される。保護用サイリスタ４７のアノードは各接
続用ダイオード４３．４４のカソードに、また保護用サ
イリスタ４７のカソードは接地端子ｖＳＳに接続されて
いる。その他の構成は第１実施例と同様であり、同一番
号が付されている。

以上の構成において、耐圧以上の異常電圧が外部端子２
２．２３に印加されると、この保護用サイリスタ４７が
ターンオンし、ラッチアップ状態に入る。このとき、保
護用サイリスタ４７のラッチアップ状態でのオン抵抗が
極端に低くなるので、外部端子２２から接続用ダイオー
ド４３および保護用サイリスタ４７を通って接地端子ｖ
ＳＳへ電流が流れる。これにより、異常電圧が抑制され
、このときの保護用サイリスタ４７での消費電力および
発熱量は少ない。したがって、従来のようなツェナーダ
イオードに比へて保護素子としての保護用サイリスタ４
７の寸法が小さくなり、また、この保護用サイリスタ４
７を複数の外部端子２２゜２３で共有することによって
利用効率を上げることができ、第１実施例と同様の効果
を得ることができる。

一第３実施例− 第５図、第６図は本発明の第３実施例を示し、第５図は
等価回路図、第６図はその素子の断面図である。本実施
例は、第１図に示す回路に加えて外部端子２２．２３と
電源端子ＶＤＤの間に入出力保護装置を設けた例である
。

すなわち、第５図において、外部端子２２．２３と電源
端子ＶＤＤの間の入出力保護装置は接地端子ｖＳＳとの
間に介挿される保護装置と同様に形成され、複数の外部
端子２２．２３の共通の保護素子として第２のツェナー
ダイオード５１が設けられており、第２のツェナーダイ
オード５１のカソードは電源端子ＶＤＤに接続されてい
る。第２のツェナーダイオート５１のアノードは接続用
ダイオード５２．５３の各アノードに接続されており、
接続用ダイオード５２．５３の各カソードはそれぞれ外
部端子２２．２３に接続されている。接続用ダイオード
５２．５３は方向規制手段としての機能を有する。また
、外部端子２２．２３にはそれぞれ正電圧保護用ダイオ
ード５４．５５が接続されており、これらのダイオード
５４．５５は“正”の極性の異常電圧が各外部端子２２
．２３に印加されたとき、これを抑制する。その他の構
成は第１実施例と同様であり、同一番号が付されている
。

集積回路用入出力保護装置のうち特に外部端子２２につ
いての断面図は第６図のように示され、Ｎ型のシリコン
からなる半導体基板６１内にはＰ型ウェル６２〜６４が
形成されている。Ｐ型ウェル６４の中に形成された２つ
のＮ型領域によりそれぞれ第２のツェナーダイオード５
１およびダイオード５２が形成されている。また、Ｐ型
ウェル６３内に形成された各Ｎ型領域によりそれぞれダ
イオード２７およびツェナーダイオード２４が形成され
ており、Ｐ型ウェル６２内に形成されたＰ壁領域および
Ｎ型領域により接続用ダイオード２５が形成され、さら
にＰ型ウェル６２および半導体基板６１により接続用ダ
イオード５４が形成されている。

以上の構成において、例えば、外部端子２２．２３と電
源端子ＶＤＤ間に外部端子がパ負”となるような異常電
圧が印加された場合には接続用ダイオード５２．５３が
順バイアスされ、共通の第２のツェナーダイオード５１
によって外部端子２２．２３が保護される。一方、外部
端子が″正″となるような異常電圧が印加された場合に
は正電圧保護用ダイオード５４．５５によって保護され
る。

したがって、本実施例によっても同様の効果が得られる
。

一第４実施例− 第７図は本発明の第４実施例の等価回路図であり、本実
施例は第１図に示す負電圧保護用ダイオードの代わりに
複数の接続用ダイオードとツェナーダイオードを用いた
例である。

すなわち、第１図に示す負電圧保護用ダイオード２７．
２８の代わりに２つの接続用ダイオード７１．７２が外
部端子２２．２３にそれぞれ接続されるとともに、これ
らの各ダイオード７１．７２のアノードと接地端子■Ｓ
Ｓとの間に共通の保護素子としてのツェナーダイオード
７３が介挿されている。その他は第１実施例と同様であ
る。

したがって、外部端子２２．２３と接地端子ＶＳＳ間に
、外部端子２２．２３が゛負″になる異常電圧が印加さ
れた場合、接続用ダイオード７１．７２が順バイアスさ
れ５共通のツェナーダイオード７３によって外部端子２
２．２３が保護される。

−第５実施例− 第８図および第９図は本発明の第５実施例を示し、第８
図は等価回路図、第９１！ｉｉｌはその素子の断面図で
ある。本実施例は第７図に示す実施例に外部端子とＶＤ
Ｄ間の異常電圧を保護する回路を付加したものであり、
第８図の構成では第７図の各構成素子と同一のものは同
一番号を付している。

共通の保護素子としてのツェナーダイオード８１が接続
用ダイオード２５．２６のアノードと電源端子ＶＤＤと
の間に介挿されている。また、共有の保護ダイオード７
４が接続用ダイオード７１．７２のアノードと電源端子
ＶＤＤとの間に介挿されている。

また、第９図に示す断面図では、Ｎ型のシリコンからな
る半導体基板６１内にはＰ型ウェル６２〜６４が形成さ
れ、Ｐ型ウェル６４の中に形成された２つのＮ型領域に
よりそれぞれツェナーダイオード７３．７４が形成され
ている。また、Ｐ型ウェル６３内に形成されたＮ型領域
を含んでツェナーダイオード８１が形成されており、Ｐ
型ウェル６２内に形成されたＮ型領域を含んでツェナー
ダイオード２４が形成されている。

したがって、４つの共有保護用ツェナーダイオード２４
．７３．７４．８１により、外部端子２２．２３と電源
端子ＶＤＤ間および接地端子７８８間に、外部端子が１
′正″およびパ負″となる異常電圧がそれぞれ印加され
た場合の保護が図られる。

また、本実施例のような構成とすることにより、第５図
に示す回路の各外部端子２２．２３に接続されていた正
または負電圧保護用ダイオードを複数の共有保護用ツェ
ナーダイオード７３．８１で共有できるようになる。

さらに、本実施例では第７図に示す実施例で保護素子を
電源端子ＶＤＤ用および接地端子ｖＳＳ用として２組用
意する場合に比べて接続用ダイオードの共有化を図るこ
とができ、１つの外部端子当たり２つの接続用ダイオー
ドを減らすことができる。

なお、上記各実施例では１人出力保護装置と外部端子と
を直接に接続しているが、これに限らず、例えば入出力
抵抗などを介して両者を接続するようにしてもよい。こ
の場合、入力または出力抵抗は、一般的に異常電圧が印
加された場合に流れる電流を制限するために用いられる
。

Ｇ１発明の効果 本発明によれば、複数の外部端子にそれぞれ印加される
異常電圧を共通の保護素子で抑制することができ、保護
素子の利用効率を高めることができる。また、保護素子
を形成するのに必要なチップの面積も減少させることが
できる。

【図面の簡単な説明】

第１〜３図は本発明に係る集積回路用入出力保護装置の
第１実施例を説明するもので、第１図がその等価回路図
、第２図がその断面図、第３図がその接続用ダイオード
の誘電体分離の例を示す断面図、第４図は本発明に係る
集積回路用入出力保護装置の第２実施例を説明する等価
回路図、第５図および第６図は本発明に係る集積回路用
入出力保護装置の第３実施例を説明するもので、第５図
がその等価回路図、第６図がその断面図、第７図は本発
明に係る集積回路用入出力保護装置の第４実施例を説明
する等価回路図、第８図および第９図は本発明に係る集
積回路用入出力保護装置の第５実施例を説明するもので
、第８図がその等価回路図、第９図がその断面図、第１
０図および第１１図は従来の集積回路用人出力保護装置
を説明するもので、第１０図がその等価回路図、第１１
図がその断面図である。 ２１：集積回路　　　　　２２．２３：外部端子２４．
７３．８１：ツェナーダイオード（保護素子）２５．２
６．３９．４０．４３．４４．５２．５３．７１．７２
：接続用ダイオード（方向規制手段）２７．２８：負電
圧保護用ダイオード ３１．６１：半導体基板 ３２〜３４．４１．６２〜６４：Ｐ型ウェル３５．３６
．４６：Ｐ壁領域 ３７：絶縁膜　　　　　　３８：多結晶シリコン膜４２
：Ｎ型領域　　　　　４５：Ｎ型ウェル４７：保護用サ
イリスタ（保護素子） ５１：第２のツェナーダイオード（保護素子）５４．５
５：正電圧保護用ダイオード ＶＤＤ：電源端子　　　　　■ＳＳ：接地端子特許出願
人　　日産自動車株式会社

Claims (1)

1. 【特許請求の範囲】 集積回路の電源端子および接地端子とは別設の複数の入
   出力用外部端子と、 外部端子にある極性の異常電圧が印加されたときにその
   電圧を抑制して回路の破壊を防止する保護素子とを備え
   た集積回路用入出力保護装置において、 前記保護素子を前記複数の外部端子に対して共通に設け
   られ、 前記保護素子の一端を電源端子または接地端子に接続し
   、 前記保護素子の他端と前記複数の外部端子との間にそれ
   ぞれ接続された少なくとも一対のダイオードであって、
   前記極性の電圧が一方の外部端子に印加されたときにそ
   の電圧印加側端子に接続されたダイオードは順方向にバ
   イアスされ、他方のダイオードは逆バイアスされ外部端
   子間の入出力信号の干渉を防止する一対のダイオードを
   設けたことを特徴とする集積回路用入出力保護装置。