JPH04349661A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04349661A JPH04349661A JP3121355A JP12135591A JPH04349661A JP H04349661 A JPH04349661 A JP H04349661A JP 3121355 A JP3121355 A JP 3121355A JP 12135591 A JP12135591 A JP 12135591A JP H04349661 A JPH04349661 A JP H04349661A
- Authority
- JP
- Japan
- Prior art keywords
- impurity layer
- layer
- surge
- conductivity type
- protection circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 239000012535 impurity Substances 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000001681 protective effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 239000012141 concentrate Substances 0.000 description 5
- 239000007787 solid Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特にＣＭＯＳ保護回路に使用されるものである。
で、特にＣＭＯＳ保護回路に使用されるものである。
【０００２】
【従来の技術】従来、例えばＣＭＯＳ保護回路には、上
（ＶＤＤ側）下（ＶＳＳ側）の双方にダイオ−ドを接続
したもの（以下、上下ダイオ−ドによる保護回路という
。）や、上下の双方にダミ−トランジスタを接続したも
の（以下、上下ダミ−Ｔｒによる保護回路という。）が
知られている。
（ＶＤＤ側）下（ＶＳＳ側）の双方にダイオ−ドを接続
したもの（以下、上下ダイオ−ドによる保護回路という
。）や、上下の双方にダミ−トランジスタを接続したも
の（以下、上下ダミ−Ｔｒによる保護回路という。）が
知られている。
【０００３】上下ダイオ−ドによる保護回路は、例えば
図１３に示すような半導体装置によって実現されている
。ここで、Ｐは入力端子、ＴはＭＯＳＦＥＴ、Ｄ１ は
上記保護回路を構成するＶＤＤ側のダイオ−ド、Ｄ２
は上記保護回路を構成するＶＳＳ側のダイオ−ド、Ｔ１
は上記保護回路周辺に形成されたＰチャネル型ＭＯＳ
ＦＥＴ、Ｔ２ は上記保護回路周辺に形成されたＮチャ
ネル型ＭＯＳＦＥＴである。本回路は、ＶＳＳ（例えば
ＧＮＤ）を基準とした場合、例えばプラスサ−ジＶＳ＋
（ＶＳＳ＜ＶＤＤ＜ＶＳ＋）が入力端子Ｐに入力すると
、このプラスサ−ジＶＳ＋は、ＶＤＤ側のダイオ−ドＤ
１ を介してＶＤＤラインに抜けるような構成になって
いる。また、例えばマイナスサ−ジＶＳ−（ＶＳ−＜Ｖ
ＳＳ＜ＶＤＤ）が入力端子Ｐに入力すると、このマイナ
スサ−ジは、ＶＳＳ側のダイオ−ドＤ２ を介してＶＳ
Ｓラインに抜けるような構成になっている。
図１３に示すような半導体装置によって実現されている
。ここで、Ｐは入力端子、ＴはＭＯＳＦＥＴ、Ｄ１ は
上記保護回路を構成するＶＤＤ側のダイオ−ド、Ｄ２
は上記保護回路を構成するＶＳＳ側のダイオ−ド、Ｔ１
は上記保護回路周辺に形成されたＰチャネル型ＭＯＳ
ＦＥＴ、Ｔ２ は上記保護回路周辺に形成されたＮチャ
ネル型ＭＯＳＦＥＴである。本回路は、ＶＳＳ（例えば
ＧＮＤ）を基準とした場合、例えばプラスサ−ジＶＳ＋
（ＶＳＳ＜ＶＤＤ＜ＶＳ＋）が入力端子Ｐに入力すると
、このプラスサ−ジＶＳ＋は、ＶＤＤ側のダイオ−ドＤ
１ を介してＶＤＤラインに抜けるような構成になって
いる。また、例えばマイナスサ−ジＶＳ−（ＶＳ−＜Ｖ
ＳＳ＜ＶＤＤ）が入力端子Ｐに入力すると、このマイナ
スサ−ジは、ＶＳＳ側のダイオ−ドＤ２ を介してＶＳ
Ｓラインに抜けるような構成になっている。
【０００４】一方、上下ダミ−Ｔｒによる保護回路は、
例えば図１４に示すような半導体装置によって実現され
ている。ここで、Ｔ３ は上記保護回路を構成するＶＤ
Ｄ側のダミ−Ｔｒ、Ｔ４ は上記保護回路を構成するＶ
ＳＳ側のダミ−Ｔｒである。本回路は、上記上下ダイオ
−ドによる保護回路と同様に、ＶＳＳを基準とした場合
、入力端子Ｐに入力したプラスサ−ジＶＳ＋は、ＶＤＤ
側のダミ−Ｔｒ Ｔ３ を介してＶＤＤラインに抜け
るような構成になっている。また、入力端子Ｐに入力し
たマイナスサ−ジＶＳ−は、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ を介してＶＳＳラインに抜けるような構成になっ
ている。
例えば図１４に示すような半導体装置によって実現され
ている。ここで、Ｔ３ は上記保護回路を構成するＶＤ
Ｄ側のダミ−Ｔｒ、Ｔ４ は上記保護回路を構成するＶ
ＳＳ側のダミ−Ｔｒである。本回路は、上記上下ダイオ
−ドによる保護回路と同様に、ＶＳＳを基準とした場合
、入力端子Ｐに入力したプラスサ−ジＶＳ＋は、ＶＤＤ
側のダミ−Ｔｒ Ｔ３ を介してＶＤＤラインに抜け
るような構成になっている。また、入力端子Ｐに入力し
たマイナスサ−ジＶＳ−は、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ を介してＶＳＳラインに抜けるような構成になっ
ている。
【０００５】しかしながら、前者の保護回路では、以下
に示すような欠点があることが知られている。即ち、Ｖ
ＳＳを基準とした場合、入力端子Ｐ又は電源ＶＤＤから
入力したプラスサ−ジＶＳ＋は、ＶＤＤラインに抜ける
が、通常、このＶＤＤラインはＭＯＳＦＥＴ Ｔ１
，Ｔ２ にも接続されている。従って、このプラスサ−
ジＶＳ＋は、最終的には、実線の矢印で示すように、Ｎ
チャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ− か
らなるツェナ−を介してＶＳＳラインに抜ける。このた
め、一般的に数の少ないＮチャネル型ＭＯＳＦＥＴ
Ｔ２ にサ−ジによる電流が集中し、そのドレインが破
壊されてしまう。また、ＶＤＤを基準とした場合、入力
端子Ｐ又はＶＳＳから入力したマイナスサ−ジＶＳ−は
、最終的には、破線の矢印で示すように、Ｎチャネル型
ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ− からなるツェ
ナ−を介してＶＤＤラインに抜けるため、そのドレイン
が破壊されてしまう。つまり、この保護回路は、プラス
サ−ジＶＳ＋やマイナスサ−ジＶＳ−に対して弱いとい
う欠点がある。
に示すような欠点があることが知られている。即ち、Ｖ
ＳＳを基準とした場合、入力端子Ｐ又は電源ＶＤＤから
入力したプラスサ−ジＶＳ＋は、ＶＤＤラインに抜ける
が、通常、このＶＤＤラインはＭＯＳＦＥＴ Ｔ１
，Ｔ２ にも接続されている。従って、このプラスサ−
ジＶＳ＋は、最終的には、実線の矢印で示すように、Ｎ
チャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ− か
らなるツェナ−を介してＶＳＳラインに抜ける。このた
め、一般的に数の少ないＮチャネル型ＭＯＳＦＥＴ
Ｔ２ にサ−ジによる電流が集中し、そのドレインが破
壊されてしまう。また、ＶＤＤを基準とした場合、入力
端子Ｐ又はＶＳＳから入力したマイナスサ−ジＶＳ−は
、最終的には、破線の矢印で示すように、Ｎチャネル型
ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ− からなるツェ
ナ−を介してＶＤＤラインに抜けるため、そのドレイン
が破壊されてしまう。つまり、この保護回路は、プラス
サ−ジＶＳ＋やマイナスサ−ジＶＳ−に対して弱いとい
う欠点がある。
【０００６】また、後者の保護回路では、前者の保護回
路に比べて、ＶＳＳを基準とした場合の入力端子Ｐから
入力するプラスサ−ジＶＳ＋については改善されている
。即ち、このプラスサ−ジＶＳ＋は、最終的には、実線
の矢印ａで示すように、ダミ−ＴｒＴ４ 及びＮチャネ
ル型ＭＯＳＦＥＴ Ｔ２ の各々のＮ＋ とＰ− か
らなるツェナ−を介してＶＳＳラインに抜ける。このた
め、ＭＯＳＦＥＴのディメンジョンが大きくなり、サ−
ジによる電流の集中に伴うドレインの破壊が防止される
。ところが、ＶＳＳを基準とした場合、ＶＤＤラインか
ら入力するプラスサ−ジＶＳ＋は、実線の矢印ｂで示す
ように、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋
とＰ− からなるツェナ−のみを介してＶＳＳラインに
抜ける。このため、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２
のドレインが破壊されてしまう欠点がある。また、Ｖ
ＤＤを基準とした場合、入力端子Ｐ又はＶＳＳから入力
するマイナスサ−ジＶＳ−に対しては、上記前者の保護
回路と同様に、最終的には、破線の矢印で示すように、
Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ−
からなるツェナ−のみを介してＶＤＤラインに抜けるた
め、そのドレインが破壊されてしまうという欠点がある
。
路に比べて、ＶＳＳを基準とした場合の入力端子Ｐから
入力するプラスサ−ジＶＳ＋については改善されている
。即ち、このプラスサ−ジＶＳ＋は、最終的には、実線
の矢印ａで示すように、ダミ−ＴｒＴ４ 及びＮチャネ
ル型ＭＯＳＦＥＴ Ｔ２ の各々のＮ＋ とＰ− か
らなるツェナ−を介してＶＳＳラインに抜ける。このた
め、ＭＯＳＦＥＴのディメンジョンが大きくなり、サ−
ジによる電流の集中に伴うドレインの破壊が防止される
。ところが、ＶＳＳを基準とした場合、ＶＤＤラインか
ら入力するプラスサ−ジＶＳ＋は、実線の矢印ｂで示す
ように、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋
とＰ− からなるツェナ−のみを介してＶＳＳラインに
抜ける。このため、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２
のドレインが破壊されてしまう欠点がある。また、Ｖ
ＤＤを基準とした場合、入力端子Ｐ又はＶＳＳから入力
するマイナスサ−ジＶＳ−に対しては、上記前者の保護
回路と同様に、最終的には、破線の矢印で示すように、
Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ とＰ−
からなるツェナ−のみを介してＶＤＤラインに抜けるた
め、そのドレインが破壊されてしまうという欠点がある
。
【０００７】なお、ＶＳＳを基準とした場合の入力端子
Ｐから入力するプラスサ−ジＶＳ＋については、さらに
新たな問題が生じる。即ち、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ にＮチャネルＭＯＳＦＥＴを使用しているが、実
際のＭＯＳＦＥＴの強度は、そのＮ＋ とストッパとし
てのＰ− のディメンジョンで決まるため、サ−ジによ
る電流はツェナ−電圧が低い方のＭＯＳＦＥＴに集中す
る。従って、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ に流
れる電流を制限するためには、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ のディメンジョンをＮチャネル型ＭＯＳＦＥＴ
Ｔ２ よりも大きくする必要がある。つまり、保護
回路に使用するＶＳＳ側のダミ−Ｔｒ Ｔ４ が大き
くなるため、集積化にとっては不利である。
Ｐから入力するプラスサ−ジＶＳ＋については、さらに
新たな問題が生じる。即ち、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ にＮチャネルＭＯＳＦＥＴを使用しているが、実
際のＭＯＳＦＥＴの強度は、そのＮ＋ とストッパとし
てのＰ− のディメンジョンで決まるため、サ−ジによ
る電流はツェナ−電圧が低い方のＭＯＳＦＥＴに集中す
る。従って、Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ に流
れる電流を制限するためには、ＶＳＳ側のダミ−Ｔｒ
Ｔ４ のディメンジョンをＮチャネル型ＭＯＳＦＥＴ
Ｔ２ よりも大きくする必要がある。つまり、保護
回路に使用するＶＳＳ側のダミ−Ｔｒ Ｔ４ が大き
くなるため、集積化にとっては不利である。
【０００８】
【発明が解決しようとする課題】このように、従来は、
保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥＴの
ドレインにサ−ジ電流が集中するために、当該ＭＯＳＦ
ＥＴが破壊し易いという欠点があった。
保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥＴの
ドレインにサ−ジ電流が集中するために、当該ＭＯＳＦ
ＥＴが破壊し易いという欠点があった。
【０００９】本発明は、上記欠点を解決すべくなされた
ものであり、保護回路を不必要に大きくすることなく、
その保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥ
Ｔにおけるサ−ジ電流の集中を防ぐことが可能な半導体
装置を提供することを目的とする。
ものであり、保護回路を不必要に大きくすることなく、
その保護回路周辺に形成されたＮチャネル型ＭＯＳＦＥ
Ｔにおけるサ−ジ電流の集中を防ぐことが可能な半導体
装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第１導電型の半導体基板と
、前記半導体基板中に形成される第１導電型の第１の不
純物層とを有する。また、前記第１の不純物層中に形成
され、入力端子に接続される第２導電型の第２の不純物
層と、前記第１の不純物層中に形成され、第１の電位供
給源に接続される第２導電型の第３の不純物層と、前記
第１の不純物層中であって前記第２の不純物層と前記第
３の不純物層との間に形成され、第２の電位供給源に接
続される第１導電型の第４の不純物層とを有する。さら
に、前記第２、第３及び第４の不純物層は互いに離間し
て配置されている。
に、本発明の半導体装置は、第１導電型の半導体基板と
、前記半導体基板中に形成される第１導電型の第１の不
純物層とを有する。また、前記第１の不純物層中に形成
され、入力端子に接続される第２導電型の第２の不純物
層と、前記第１の不純物層中に形成され、第１の電位供
給源に接続される第２導電型の第３の不純物層と、前記
第１の不純物層中であって前記第２の不純物層と前記第
３の不純物層との間に形成され、第２の電位供給源に接
続される第１導電型の第４の不純物層とを有する。さら
に、前記第２、第３及び第４の不純物層は互いに離間し
て配置されている。
【００１１】また、前記第１の不純物層の濃度は、半導
体基板中に形成されるＮチャネル型ＭＯＳＦＥＴのスト
ッパとしての第１導電型の不純物層の濃度よりも高くな
るように形成されている。
体基板中に形成されるＮチャネル型ＭＯＳＦＥＴのスト
ッパとしての第１導電型の不純物層の濃度よりも高くな
るように形成されている。
【００１２】本発明の半導体装置は、第１導電型の半導
体基板と、前記半導体基板中に形成される第１導電型の
第１、第２、第３及び第４の不純物層とを有する。また
、前記第１の不純物層と前記第２の不純物層との間に隣
接して形成され、入力端子に接続される第２導電型の第
５の不純物層と、前記第３の不純物層と前記第４の不純
物層との間に隣接して形成され、第１の電位供給源に接
続される第２導電型の第６の不純物層と、前記第２の不
純物層と前記第３の不純物層との間に隣接して形成され
、第２の電位供給源に接続される第１導電型の第７の不
純物層とを有している。
体基板と、前記半導体基板中に形成される第１導電型の
第１、第２、第３及び第４の不純物層とを有する。また
、前記第１の不純物層と前記第２の不純物層との間に隣
接して形成され、入力端子に接続される第２導電型の第
５の不純物層と、前記第３の不純物層と前記第４の不純
物層との間に隣接して形成され、第１の電位供給源に接
続される第２導電型の第６の不純物層と、前記第２の不
純物層と前記第３の不純物層との間に隣接して形成され
、第２の電位供給源に接続される第１導電型の第７の不
純物層とを有している。
【００１３】また、前記第１、第２、第３及び第４の不
純物層の濃度は、半導体基板中に形成されるＮチャネル
型ＭＯＳＦＥＴのストッパとしての第１導電型の不純物
層の濃度よりも高くなるように形成されている。
純物層の濃度は、半導体基板中に形成されるＮチャネル
型ＭＯＳＦＥＴのストッパとしての第１導電型の不純物
層の濃度よりも高くなるように形成されている。
【００１４】
【作用】上記構成によれば、入力端子や第１又は第２の
電位供給源からのプラスサ−ジ又はマイナスサ−ジに対
して、サ−ジ電流が当該基板に形成されるＮチャネル型
ＭＯＳＦＥＴに集中しなくなる。また、構成も、従来の
上下ダイオ−ドによる保護回路や、上下ダミ−Ｔｒによ
る保護回路に比較して十分に簡単化、小型化できる。さ
らに、前記Ｎチャネル型ＭＯＳＦＥＴのストッパとして
の不純物層の濃度よりも保護回路の第１の不純物層の濃
度を濃くすることにより、保護回路にツェナ−電流を集
中させることができる。
電位供給源からのプラスサ−ジ又はマイナスサ−ジに対
して、サ−ジ電流が当該基板に形成されるＮチャネル型
ＭＯＳＦＥＴに集中しなくなる。また、構成も、従来の
上下ダイオ−ドによる保護回路や、上下ダミ−Ｔｒによ
る保護回路に比較して十分に簡単化、小型化できる。さ
らに、前記Ｎチャネル型ＭＯＳＦＥＴのストッパとして
の不純物層の濃度よりも保護回路の第１の不純物層の濃
度を濃くすることにより、保護回路にツェナ−電流を集
中させることができる。
【００１５】
【実施例】以下、図面を参照しながら、本発明の一実施
例について詳細に説明する。なお、この説明において、
従来例と同一の部分には同じ符号を付すことによって詳
細な説明は省略することにする。本発明に係わる保護回
路は、例えば図１に示すような半導体装置によって実現
されている。なお、Ｈは、本発明に係わる保護回路を示
している。Ｐ型半導体基板１１にはＰ− 層（第１の不
純物層）１２が形成されている。Ｐ− 層１２中には、
Ｎ＋ 層（第２の不純物層）１４及びＮ＋ 層（第３の
不純物層）１５がそれぞれ形成されている。Ｎ＋ 層１
４とＮ＋ 層１５との間には、Ｐ＋ 層（第４の不純物
層）１３が形成されている。なお、これらＰ＋ 層１３
とＮ＋ 層１４，１５とは、Ｐ− 層１２中において互
いに離間して形成されている。また、Ｎ＋ 層１４は入
力端子Ｐに接続され、Ｎ＋ 層１５はＶＤＤ（例えば電
源）に接続されている。Ｐ＋ 層１３は、ＶＳＳ（例え
ばＧＮＤ）に接続されている。 なお、上記保護回路Ｈの等価回路は図２に示すようにな
る。即ち、入力端子Ｐに接続されるダイオ−ドが下（Ｖ
ＳＳ側）のみとなり、従来、上（ＶＤＤ側）に接続され
ていたダイオ−ド又はトランジスタを設ける領域分だけ
占有面積を小さくすることが可能となった。一方、この
ような構成とすることで、各サ−ジによるツェナ−ブレ
イクの電流を、保護回路Ｈのディメンジョンによって十
分に吸収，分散することができ、従来装置よりも対サ−
ジ強度を強化することができた。
例について詳細に説明する。なお、この説明において、
従来例と同一の部分には同じ符号を付すことによって詳
細な説明は省略することにする。本発明に係わる保護回
路は、例えば図１に示すような半導体装置によって実現
されている。なお、Ｈは、本発明に係わる保護回路を示
している。Ｐ型半導体基板１１にはＰ− 層（第１の不
純物層）１２が形成されている。Ｐ− 層１２中には、
Ｎ＋ 層（第２の不純物層）１４及びＮ＋ 層（第３の
不純物層）１５がそれぞれ形成されている。Ｎ＋ 層１
４とＮ＋ 層１５との間には、Ｐ＋ 層（第４の不純物
層）１３が形成されている。なお、これらＰ＋ 層１３
とＮ＋ 層１４，１５とは、Ｐ− 層１２中において互
いに離間して形成されている。また、Ｎ＋ 層１４は入
力端子Ｐに接続され、Ｎ＋ 層１５はＶＤＤ（例えば電
源）に接続されている。Ｐ＋ 層１３は、ＶＳＳ（例え
ばＧＮＤ）に接続されている。 なお、上記保護回路Ｈの等価回路は図２に示すようにな
る。即ち、入力端子Ｐに接続されるダイオ−ドが下（Ｖ
ＳＳ側）のみとなり、従来、上（ＶＤＤ側）に接続され
ていたダイオ−ド又はトランジスタを設ける領域分だけ
占有面積を小さくすることが可能となった。一方、この
ような構成とすることで、各サ−ジによるツェナ−ブレ
イクの電流を、保護回路Ｈのディメンジョンによって十
分に吸収，分散することができ、従来装置よりも対サ−
ジ強度を強化することができた。
【００１６】次に、各サ−ジの経路について説明する。
図３は、ＶＳＳを基準とした場合において、入力端子Ｐ
にプラスサ−ジＶＳ＋が入力したときのサ−ジの経路を
示す。このとき、プラスサ−ジＶＳ＋は、保護回路のＮ
＋ 層１４とＰ− 層１２からなるツェナ−ダイオ−ド
を介してＶＳＳへ流れる。従って、ＮチャネルＭＯＳＦ
ＥＴ Ｔ２にサ−ジ電流が流れることがない。図４は
、ＶＳＳを基準とした場合において、ＶＤＤにプラスサ
−ジＶＳ＋が入力したときのサ−ジの経路を示す。この
とき、プラスサ−ジＶＳ＋は、保護回路のＮ＋ 層１５
とＰ− 層１２からなるツェナ−ダイオ−ドをを介して
ＶＳＳへ流れると共に、ＮチャネルＭＯＳＦＥＴ Ｔ
２ のＮ＋ 層とＰ−層からなるツェナ−ダイオ−ドを
介してＶＳＳへ流れる。図５は、ＶＳＳを基準とした場
合において、入力端子Ｐにマイナスサ−ジＶＳ−が入力
したときのサ−ジの経路を示す。このとき、マイナスサ
−ジＶＳ−は、保護回路のＮ＋ 層１４とＰ− 層１２
からなるダイオ−ドを介してＶＳＳへ流れる。即ち、サ
−ジ電流は、ＶＳＳから保護回路のＰ− 層１２とＮ＋
層１４からなる順方向ダイオ−ドを介して入力端子Ｐ
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ２
にサ−ジ電流が流れることがない。図６は、ＶＳＳを基
準とした場合において、ＶＤＤにマイナスサ−ジＶＳ−
が入力したときのサ−ジの経路を示す。このとき、マイ
ナスサ−ジＶＳ−は、ＰチャネルＭＯＳＦＥＴ Ｔ１
が形成されるＮウェル１６とＰ型基板１１からなるダ
イオ−ドを介してＶＳＳへ流れる。従って、Ｎチャネル
ＭＯＳＦＥＴ Ｔ２ にサ−ジ電流が流れることがな
い。図７は、ＶＤＤを基準とした場合において、入力端
子Ｐにプラスサ−ジＶＳ＋が入力したときのサ−ジの経
路を示す。このとき、プラスサ−ジＶＳ＋は、保護回路
のＮ＋ 層１４とＰ− 層１２からなるツェナ−ダイオ
−ドを介し、さらにＰ型基板１１とＮウェル１６とから
なる順方向ダイオ−ドを介してＶＤＤへ流れる。従って
、ＮチャネルＭＯＳＦＥＴ Ｔ２ にサ−ジ電流が流
れることがない。図８は、ＶＤＤを基準とした場合にお
いて、ＶＳＳにプラスサ−ジＶＳ＋が入力したときのサ
−ジの経路を示す。このとき、プラスサ−ジＶＳ＋は、
Ｐ型基板１１とＮウェル１６からなる順方向ダイオ−ド
を介してＶＤＤへ流れる。従って、ＮチャネルＭＯＳＦ
ＥＴ Ｔ２ にサ−ジ電流が流れることがない。図９
は、ＶＤＤを基準とした場合において、入力端子Ｐにマ
イナスサ−ジＶＳ−が入力したときのサ−ジの経路を示
す。 このとき、マイナスサ−ジＶＳ−は、保護回路のＮ＋
層１４とＰ− 層１２からなるダイオ−ドを流れる。こ
の後、Ｐ− 層１２とＮ＋ 層１５からなる順方向ダイ
オ−ド、及びＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ＋
層とＰ− 層からなるダイオ−ドを介してＶＤＤへ流
れる。図１０は、ＶＤＤを基準とした場合において、Ｖ
ＳＳにマイナスサ−ジＶＳ−が入力したときのサ−ジの
経路を示す。このとき、マイナスサ−ジＶＳ−は、保護
回路のＰ− 層１２とＮ＋ 層１５からなるツェナ−ダ
イオ−ド、及びＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ
＋ 層とＰ− 層からなるツェナ−ダイオ−ドを介して
ＶＤＤへ流れる。
にプラスサ−ジＶＳ＋が入力したときのサ−ジの経路を
示す。このとき、プラスサ−ジＶＳ＋は、保護回路のＮ
＋ 層１４とＰ− 層１２からなるツェナ−ダイオ−ド
を介してＶＳＳへ流れる。従って、ＮチャネルＭＯＳＦ
ＥＴ Ｔ２にサ−ジ電流が流れることがない。図４は
、ＶＳＳを基準とした場合において、ＶＤＤにプラスサ
−ジＶＳ＋が入力したときのサ−ジの経路を示す。この
とき、プラスサ−ジＶＳ＋は、保護回路のＮ＋ 層１５
とＰ− 層１２からなるツェナ−ダイオ−ドをを介して
ＶＳＳへ流れると共に、ＮチャネルＭＯＳＦＥＴ Ｔ
２ のＮ＋ 層とＰ−層からなるツェナ−ダイオ−ドを
介してＶＳＳへ流れる。図５は、ＶＳＳを基準とした場
合において、入力端子Ｐにマイナスサ−ジＶＳ−が入力
したときのサ−ジの経路を示す。このとき、マイナスサ
−ジＶＳ−は、保護回路のＮ＋ 層１４とＰ− 層１２
からなるダイオ−ドを介してＶＳＳへ流れる。即ち、サ
−ジ電流は、ＶＳＳから保護回路のＰ− 層１２とＮ＋
層１４からなる順方向ダイオ−ドを介して入力端子Ｐ
へ流れる。従って、ＮチャネルＭＯＳＦＥＴ Ｔ２
にサ−ジ電流が流れることがない。図６は、ＶＳＳを基
準とした場合において、ＶＤＤにマイナスサ−ジＶＳ−
が入力したときのサ−ジの経路を示す。このとき、マイ
ナスサ−ジＶＳ−は、ＰチャネルＭＯＳＦＥＴ Ｔ１
が形成されるＮウェル１６とＰ型基板１１からなるダ
イオ−ドを介してＶＳＳへ流れる。従って、Ｎチャネル
ＭＯＳＦＥＴ Ｔ２ にサ−ジ電流が流れることがな
い。図７は、ＶＤＤを基準とした場合において、入力端
子Ｐにプラスサ−ジＶＳ＋が入力したときのサ−ジの経
路を示す。このとき、プラスサ−ジＶＳ＋は、保護回路
のＮ＋ 層１４とＰ− 層１２からなるツェナ−ダイオ
−ドを介し、さらにＰ型基板１１とＮウェル１６とから
なる順方向ダイオ−ドを介してＶＤＤへ流れる。従って
、ＮチャネルＭＯＳＦＥＴ Ｔ２ にサ−ジ電流が流
れることがない。図８は、ＶＤＤを基準とした場合にお
いて、ＶＳＳにプラスサ−ジＶＳ＋が入力したときのサ
−ジの経路を示す。このとき、プラスサ−ジＶＳ＋は、
Ｐ型基板１１とＮウェル１６からなる順方向ダイオ−ド
を介してＶＤＤへ流れる。従って、ＮチャネルＭＯＳＦ
ＥＴ Ｔ２ にサ−ジ電流が流れることがない。図９
は、ＶＤＤを基準とした場合において、入力端子Ｐにマ
イナスサ−ジＶＳ−が入力したときのサ−ジの経路を示
す。 このとき、マイナスサ−ジＶＳ−は、保護回路のＮ＋
層１４とＰ− 層１２からなるダイオ−ドを流れる。こ
の後、Ｐ− 層１２とＮ＋ 層１５からなる順方向ダイ
オ−ド、及びＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ＋
層とＰ− 層からなるダイオ−ドを介してＶＤＤへ流
れる。図１０は、ＶＤＤを基準とした場合において、Ｖ
ＳＳにマイナスサ−ジＶＳ−が入力したときのサ−ジの
経路を示す。このとき、マイナスサ−ジＶＳ−は、保護
回路のＰ− 層１２とＮ＋ 層１５からなるツェナ−ダ
イオ−ド、及びＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ
＋ 層とＰ− 層からなるツェナ−ダイオ−ドを介して
ＶＤＤへ流れる。
【００１７】このような構成によれば、従来のＮチャネ
ルＭＯＳＦＥＴ Ｔ２ におけるサ−ジ電流の集中を
防止することが可能となり、サ−ジ耐圧が強化される。 しかも、入力端子Ｐに接続されるダイオ−ドがＶＳＳ側
の一つのみとなるため、保護回路を不必要に大きくする
ことがないばかりか、従来よりもスペ−スメリット的に
有利となる。具体的には、従来の上下ダミ−Ｔｒによる
保護回路と比較すると、本発明では、Ｐ− 層１２の島
の中に全てを作り込んだため、これの半分の面積で実現
可能となる。
ルＭＯＳＦＥＴ Ｔ２ におけるサ−ジ電流の集中を
防止することが可能となり、サ−ジ耐圧が強化される。 しかも、入力端子Ｐに接続されるダイオ−ドがＶＳＳ側
の一つのみとなるため、保護回路を不必要に大きくする
ことがないばかりか、従来よりもスペ−スメリット的に
有利となる。具体的には、従来の上下ダミ−Ｔｒによる
保護回路と比較すると、本発明では、Ｐ− 層１２の島
の中に全てを作り込んだため、これの半分の面積で実現
可能となる。
【００１８】ところで、上記サ−ジの経路のうち、ＶＳ
Ｓ基準のＶＤＤへのプラスサ−ジＶＳ＋、ＶＤＤ基準の
入力端子Ｐへのマイナスサ−ジＶＳ−、及びＶＤＤ基準
のＶＳＳへのマイナスサ−ジＶＳ−のそれぞれの場合に
ついては、ＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ＋
層とＰ− 層からなるツェナ−ダイオ−ドにも各サ−ジ
が流れる。しかし、かかる場合には、Ｐ− とＮ＋ の
ダイオ−ドのディメンジョンが、保護ダイオ−ドとＮチ
ャネルＭＯＳＦＥＴの合計として大きくなっているため
、破壊しにくい。
Ｓ基準のＶＤＤへのプラスサ−ジＶＳ＋、ＶＤＤ基準の
入力端子Ｐへのマイナスサ−ジＶＳ−、及びＶＤＤ基準
のＶＳＳへのマイナスサ−ジＶＳ−のそれぞれの場合に
ついては、ＮチャネルＭＯＳＦＥＴ Ｔ２ のＮ＋
層とＰ− 層からなるツェナ−ダイオ−ドにも各サ−ジ
が流れる。しかし、かかる場合には、Ｐ− とＮ＋ の
ダイオ−ドのディメンジョンが、保護ダイオ−ドとＮチ
ャネルＭＯＳＦＥＴの合計として大きくなっているため
、破壊しにくい。
【００１９】さらに、Ｎチャネル型ＭＯＳＦＥＴ Ｔ
２ に流れるツェナ−電流を制限する、即ち保護回路に
ツェナ−電流を集中させるためには、Ｎチャネル型ＭＯ
ＳＦＥＴＴ２ のストッパとしてのＰ− 層の濃度より
も保護回路のＰ− 層１２の濃度を濃くすることにより
容易に実現できる。つまり、このようにすることで、例
えば図１１に示すように、保護回路のＮ＋ 層１５とＰ
− 層１２のツェナ−電圧（矢印ａで示す）を、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ 層とＰ− 層の
ツェナ−電圧（矢印ｂで示す）よりも低くすることが可
能であるからである。ここで、Ａは保護回路のＮ＋ 層
１５とＰ− 層１２からなるダイオ−ドの電圧電流特性
曲線を示し、ＢはＮチャネル型ＭＯＳＦＥＴ Ｔ２
のＮ＋ 層とＰ− 層からなるダイオ−ドの電圧電流特
性曲線を示し、ＣはＮウェル１６とＰ型基板１１とから
なるダイオ−ドの電圧電流特性曲線を示している。
２ に流れるツェナ−電流を制限する、即ち保護回路に
ツェナ−電流を集中させるためには、Ｎチャネル型ＭＯ
ＳＦＥＴＴ２ のストッパとしてのＰ− 層の濃度より
も保護回路のＰ− 層１２の濃度を濃くすることにより
容易に実現できる。つまり、このようにすることで、例
えば図１１に示すように、保護回路のＮ＋ 層１５とＰ
− 層１２のツェナ−電圧（矢印ａで示す）を、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｔ２ のＮ＋ 層とＰ− 層の
ツェナ−電圧（矢印ｂで示す）よりも低くすることが可
能であるからである。ここで、Ａは保護回路のＮ＋ 層
１５とＰ− 層１２からなるダイオ−ドの電圧電流特性
曲線を示し、ＢはＮチャネル型ＭＯＳＦＥＴ Ｔ２
のＮ＋ 層とＰ− 層からなるダイオ−ドの電圧電流特
性曲線を示し、ＣはＮウェル１６とＰ型基板１１とから
なるダイオ−ドの電圧電流特性曲線を示している。
【００２０】なお、上記実施例に示す半導体装置の他、
本発明に係わる保護回路は、例えば図１２に示すような
半導体装置によっても実現することが可能である。即ち
、Ｐ型基板１１中には、Ｐ− 層（第１の不純物層）１
２ａ、Ｐ− 層（第２の不純物層）１２ｂ、Ｐ− 層（
第３の不純物層）１２ｃ、Ｐ− 層（第４の不純物層）
１２ｄがそれぞれ形成されている。Ｐ− 層１２ａとＰ
−層１２ｂとの間には、Ｎ＋ 層（第５の不純物層）１
４がこれに隣接して形成されている。Ｐ− 層１２ｃと
Ｐ−層１２ｄとの間には、Ｎ＋ 層（第６の不純物層）
１５がこれに隣接して形成されている。Ｐ− 層１２ｂ
とＰ−層１２ｃとの間には、Ｐ＋ 層（第７の不純物層
）１３がこれに隣接して形成されている。また、Ｎ＋
層１４は入力端子Ｐに接続され、Ｎ＋ 層１５はＶＤＤ
（例えば電源）に接続される。さらに、Ｐ＋ 層１３は
ＶＳＳ（例えばＧＮＤ）に接続さる。このような構成に
よっても、上述した実施例と同様の作用、効果を有する
ことができる。
本発明に係わる保護回路は、例えば図１２に示すような
半導体装置によっても実現することが可能である。即ち
、Ｐ型基板１１中には、Ｐ− 層（第１の不純物層）１
２ａ、Ｐ− 層（第２の不純物層）１２ｂ、Ｐ− 層（
第３の不純物層）１２ｃ、Ｐ− 層（第４の不純物層）
１２ｄがそれぞれ形成されている。Ｐ− 層１２ａとＰ
−層１２ｂとの間には、Ｎ＋ 層（第５の不純物層）１
４がこれに隣接して形成されている。Ｐ− 層１２ｃと
Ｐ−層１２ｄとの間には、Ｎ＋ 層（第６の不純物層）
１５がこれに隣接して形成されている。Ｐ− 層１２ｂ
とＰ−層１２ｃとの間には、Ｐ＋ 層（第７の不純物層
）１３がこれに隣接して形成されている。また、Ｎ＋
層１４は入力端子Ｐに接続され、Ｎ＋ 層１５はＶＤＤ
（例えば電源）に接続される。さらに、Ｐ＋ 層１３は
ＶＳＳ（例えばＧＮＤ）に接続さる。このような構成に
よっても、上述した実施例と同様の作用、効果を有する
ことができる。
【００２１】
【発明の効果】以上、説明したように、本発明の半導体
装置によれば、次のような効果を奏する。
装置によれば、次のような効果を奏する。
【００２２】従来のようなＶＳＳ基準の入力端子Ｐ又は
ＶＤＤラインからのプラスサ−ジＶＳ＋や、ＶＤＤ基準
の入力端子Ｐ又はＶＳＳからのマイナスサ−ジＶＳ−に
対して、当該サ−ジ電流がＮチャネル型ＭＯＳＦＥＴ
に集中するのを避けることが可能となるため、サ−ジ
に対する強度を大きくすることができる。また、入力端
子Ｐに接続される保護回路も、従来の上下ダイオ−ドに
よる保護回路や、上下ダミ−Ｔｒによる保護回路に比較
して十分に小さくなり、不必要に保護回路を大きくする
ことがないため、集積化に有利となる。さらに、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｔ２ のＰ− 層の濃度よりも
保護回路のＰ− 層１２の濃度を濃くすることにより、
Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のツェナ−電流を
削減し、保護回路にツェナ−電流を集中させることがで
き、よりサ−ジに対して強い集積回路を提供できる。
ＶＤＤラインからのプラスサ−ジＶＳ＋や、ＶＤＤ基準
の入力端子Ｐ又はＶＳＳからのマイナスサ−ジＶＳ−に
対して、当該サ−ジ電流がＮチャネル型ＭＯＳＦＥＴ
に集中するのを避けることが可能となるため、サ−ジ
に対する強度を大きくすることができる。また、入力端
子Ｐに接続される保護回路も、従来の上下ダイオ−ドに
よる保護回路や、上下ダミ−Ｔｒによる保護回路に比較
して十分に小さくなり、不必要に保護回路を大きくする
ことがないため、集積化に有利となる。さらに、Ｎチャ
ネル型ＭＯＳＦＥＴ Ｔ２ のＰ− 層の濃度よりも
保護回路のＰ− 層１２の濃度を濃くすることにより、
Ｎチャネル型ＭＯＳＦＥＴ Ｔ２ のツェナ−電流を
削減し、保護回路にツェナ−電流を集中させることがで
き、よりサ−ジに対して強い集積回路を提供できる。
【図１】本発明の一実施例に係わる半導体装置を示す断
面図。
面図。
【図２】本発明の半導体装置の等価回路図。
【図３】図１の半導体装置において、ＶＳＳを基準とし
た場合に入力端子Ｐにプラスサ−ジＶＳ＋が入力したと
きのサ−ジの経路を示す図。
た場合に入力端子Ｐにプラスサ−ジＶＳ＋が入力したと
きのサ−ジの経路を示す図。
【図４】図１の半導体装置において、ＶＳＳを基準とし
た場合にＶＤＤにプラスサ−ジＶＳ＋が入力したときの
サ−ジの経路を示す図。
た場合にＶＤＤにプラスサ−ジＶＳ＋が入力したときの
サ−ジの経路を示す図。
【図５】図１の半導体装置において、ＶＳＳを基準とし
た場合に入力端子Ｐにマイナスサ−ジＶＳ−が入力した
ときのサ−ジの経路を示す図。
た場合に入力端子Ｐにマイナスサ−ジＶＳ−が入力した
ときのサ−ジの経路を示す図。
【図６】図１の半導体装置において、ＶＳＳを基準とし
た場合にＶＤＤにマイナスサ−ジＶＳ−が入力したとき
のサ−ジの経路を示す図。
た場合にＶＤＤにマイナスサ−ジＶＳ−が入力したとき
のサ−ジの経路を示す図。
【図７】図１の半導体装置において、ＶＤＤを基準とし
た場合に入力端子Ｐにプラスサ−ジＶＳ＋が入力したと
きのサ−ジの経路を示す図。
た場合に入力端子Ｐにプラスサ−ジＶＳ＋が入力したと
きのサ−ジの経路を示す図。
【図８】図１の半導体装置において、ＶＤＤを基準とし
た場合にＶＳＳにプラスサ−ジＶＳ＋が入力したときの
サ−ジの経路を示す図。
た場合にＶＳＳにプラスサ−ジＶＳ＋が入力したときの
サ−ジの経路を示す図。
【図９】図１の半導体装置において、ＶＤＤを基準とし
た場合に入力端子Ｐにマイナスサ−ジＶＳ−が入力した
ときのサ−ジの経路を示す図。
た場合に入力端子Ｐにマイナスサ−ジＶＳ−が入力した
ときのサ−ジの経路を示す図。
【図１０】図１の半導体装置において、ＶＤＤを基準と
した場合にＶＳＳにマイナスサ−ジＶＳ−が入力したと
きのサ−ジの経路を示す図。
した場合にＶＳＳにマイナスサ−ジＶＳ−が入力したと
きのサ−ジの経路を示す図。
【図１１】基板中に形成される各ダイオ−ドの電圧電流
特性を示す図。
特性を示す図。
【図１２】本発明の他の実施例に係わる半導体装置を示
す断面図。
す断面図。
【図１３】従来の半導体装置を示す断面図。
【図１４】従来の半導体装置を示す断面図。
１１…Ｐ型半導体基板、１２…Ｐ− 層、１３…Ｐ＋層
、１４，１５…Ｎ＋ 層、１６…Ｎウェル、Ｈ…保護回
路、Ｐ…入力端子、Ｔ１ …Ｐチャネル型ＭＯＳＦＥＴ
、Ｔ２ …Ｎチャネル型ＭＯＳＦＥＴ。
、１４，１５…Ｎ＋ 層、１６…Ｎウェル、Ｈ…保護回
路、Ｐ…入力端子、Ｔ１ …Ｐチャネル型ＭＯＳＦＥＴ
、Ｔ２ …Ｎチャネル型ＭＯＳＦＥＴ。
Claims (4)
- 【請求項１】 第１導電型の半導体基板と、前記半導
体基板中に形成される第１導電型の第１の不純物層と、
前記第１の不純物層中に形成され、入力端子に接続され
る第２導電型の第２の不純物層と、前記第１の不純物層
中に形成され、第１の電位供給源に接続される第２導電
型の第３の不純物層と、前記第１の不純物層中であって
前記第２の不純物層と前記第３の不純物層との間に形成
され、第２の電位供給源に接続される第１導電型の第４
の不純物層とを有し、前記第２、第３及び第４の不純物
層は互いに離間して配置されていることを特徴とする半
導体装置。 - 【請求項２】 前記第１の不純物層の濃度は、半導体
基板中に形成されるＮチャネル型ＭＯＳＦＥＴのストッ
パとしての第１導電型の不純物層の濃度よりも高くなる
ように形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 第１導電型の半導体基板と、前記半導
体基板中に形成される第１導電型の第１、第２、第３及
び第４の不純物層と、前記第１の不純物層と前記第２の
不純物層との間に隣接して形成され、入力端子に接続さ
れる第２導電型の第５の不純物層と、前記第３の不純物
層と前記第４の不純物層との間に隣接して形成され、第
１の電位供給源に接続される第２導電型の第６の不純物
層と、前記第２の不純物層と前記第３の不純物層との間
に隣接して形成され、第２の電位供給源に接続される第
１導電型の第７の不純物層とを具備することを特徴とす
る半導体装置。 - 【請求項４】 前記第１、第２、第３及び第４の不純
物層の濃度は、半導体基板中に形成されるＮチャネル型
ＭＯＳＦＥＴのストッパとしての第１導電型の不純物層
の濃度よりも高くなるように形成されていることを特徴
とする請求項３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121355A JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
| KR1019920008847A KR950012745B1 (ko) | 1991-05-27 | 1992-05-25 | 반도체장치 |
| US07/888,029 US5235201A (en) | 1991-05-27 | 1992-05-26 | Semiconductor device with input protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3121355A JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04349661A true JPH04349661A (ja) | 1992-12-04 |
| JP2633746B2 JP2633746B2 (ja) | 1997-07-23 |
Family
ID=14809226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3121355A Expired - Fee Related JP2633746B2 (ja) | 1991-05-27 | 1991-05-27 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5235201A (ja) |
| JP (1) | JP2633746B2 (ja) |
| KR (1) | KR950012745B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057375A1 (fr) * | 1997-06-11 | 1998-12-17 | Seiko Epson Corporation | Composant a semi-conducteur, affichage a cristaux liquides et appareil electronique les comprenant |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4120394A1 (de) * | 1991-06-20 | 1992-12-24 | Bosch Gmbh Robert | Monolithisch integrierte schaltungsanordnung |
| US5416351A (en) * | 1991-10-30 | 1995-05-16 | Harris Corporation | Electrostatic discharge protection |
| GB9215654D0 (en) * | 1992-07-23 | 1992-09-09 | Philips Electronics Uk Ltd | A semiconductor component |
| JP3255547B2 (ja) * | 1994-03-09 | 2002-02-12 | 株式会社東芝 | 絶縁ゲート付きサイリスタ |
| US5581105A (en) * | 1994-07-14 | 1996-12-03 | Vlsi Technology, Inc. | CMOS input buffer with NMOS gate coupled to VSS through undoped gate poly resistor |
| US5473169A (en) * | 1995-03-17 | 1995-12-05 | United Microelectronics Corp. | Complementary-SCR electrostatic discharge protection circuit |
| JPH0951078A (ja) * | 1995-05-29 | 1997-02-18 | Mitsubishi Electric Corp | 半導体記憶装置および半導体装置 |
| JP3596830B2 (ja) * | 1995-11-27 | 2004-12-02 | 株式会社ルネサステクノロジ | 半導体装置の入力保護回路 |
| JP2914292B2 (ja) * | 1996-04-25 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
| TW307915B (en) * | 1996-11-07 | 1997-06-11 | Winbond Electronics Corp | Electrostatic discharge protection circuit |
| TW320773B (en) * | 1996-11-25 | 1997-11-21 | Winbond Electronics Corp | Multi-finger MOS component |
| US5872379A (en) * | 1997-07-10 | 1999-02-16 | Taiwan Semiconductor Manufacturing Co. Ltd. | Low voltage turn-on SCR for ESD protection |
| JP4330183B2 (ja) * | 1997-09-30 | 2009-09-16 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6166415A (en) * | 1998-11-02 | 2000-12-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved noise resistivity |
| JP3675303B2 (ja) * | 2000-05-31 | 2005-07-27 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置及びその製造方法 |
| DE10111462A1 (de) * | 2001-03-09 | 2002-09-19 | Infineon Technologies Ag | Thyristorstruktur und Überspannungsschutzanordnung mit einer solchen Thyristorstruktur |
| JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4228586B2 (ja) * | 2002-05-21 | 2009-02-25 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
| US6970337B2 (en) * | 2003-06-24 | 2005-11-29 | Linear X Systems Inc. | High-voltage low-distortion input protection current limiter |
| US7638857B2 (en) * | 2008-05-07 | 2009-12-29 | United Microelectronics Corp. | Structure of silicon controlled rectifier |
| DE102008047850B4 (de) * | 2008-09-18 | 2015-08-20 | Austriamicrosystems Ag | Halbleiterkörper mit einer Schutzstruktur und Verfahren zum Herstellen derselben |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US8742455B2 (en) * | 2011-05-11 | 2014-06-03 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102268A (en) * | 1979-01-31 | 1980-08-05 | Toshiba Corp | Protecting circuit for semiconductor device |
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS63313851A (ja) * | 1987-06-16 | 1988-12-21 | Nec Corp | Ｍｏｓ集積回路の保護装置 |
| JPH02281754A (ja) * | 1989-04-24 | 1990-11-19 | Toshiba Corp | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626882A (en) * | 1984-07-18 | 1986-12-02 | International Business Machines Corporation | Twin diode overvoltage protection structure |
-
1991
- 1991-05-27 JP JP3121355A patent/JP2633746B2/ja not_active Expired - Fee Related
-
1992
- 1992-05-25 KR KR1019920008847A patent/KR950012745B1/ko not_active IP Right Cessation
- 1992-05-26 US US07/888,029 patent/US5235201A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55102268A (en) * | 1979-01-31 | 1980-08-05 | Toshiba Corp | Protecting circuit for semiconductor device |
| JPS5886759A (ja) * | 1981-11-19 | 1983-05-24 | Oki Electric Ind Co Ltd | Ｃｍｏｓｉｃ用保護回路 |
| JPS63313851A (ja) * | 1987-06-16 | 1988-12-21 | Nec Corp | Ｍｏｓ集積回路の保護装置 |
| JPH02281754A (ja) * | 1989-04-24 | 1990-11-19 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998057375A1 (fr) * | 1997-06-11 | 1998-12-17 | Seiko Epson Corporation | Composant a semi-conducteur, affichage a cristaux liquides et appareil electronique les comprenant |
| US6552712B1 (en) | 1997-06-11 | 2003-04-22 | Seiko Epson Corporation | Semiconductor device, liquid crystal display, and electronic equipment including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5235201A (en) | 1993-08-10 |
| KR950012745B1 (ko) | 1995-10-20 |
| JP2633746B2 (ja) | 1997-07-23 |
| KR920022564A (ko) | 1992-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04349661A (ja) | 半導体装置 | |
| JP3320872B2 (ja) | Ｃｍｏｓ集積回路装置 | |
| JP3559075B2 (ja) | Ｃｍｏｓ技術の集積電子回路用の極性反転保護装置 | |
| JP2001308282A (ja) | 半導体装置 | |
| JPH0691200B2 (ja) | 両方向入出力セル | |
| JPH1140686A (ja) | 半導体集積回路装置 | |
| JP2602974B2 (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS58197870A (ja) | 半導体装置 | |
| KR960039345A (ko) | 입력 보호 회로 및 반도체 집적 회로의 제조 방법 | |
| JP2659214B2 (ja) | マスタスライス型半導体集積回路 | |
| JPH0590520A (ja) | 半導体保護装置 | |
| JPH0964198A (ja) | 半導体集積回路装置 | |
| JPH05315552A (ja) | 半導体保護装置 | |
| JP4076261B2 (ja) | 半導体装置 | |
| JPH05206387A (ja) | 半導体集積回路 | |
| JPS63301558A (ja) | 半導体集積回路装置 | |
| JPS61285751A (ja) | Ｃｍｏｓ型半導体装置 | |
| US20090302885A1 (en) | Two transistor tie circuit with body biasing | |
| JPH04359561A (ja) | Ｃｍｏｓ集積回路 | |
| JPS62285463A (ja) | 相補型ｍｏｓ集積回路装置 | |
| JPH04369262A (ja) | Ｃｍｏｓ半導体装置及びその製造方法 | |
| JPH02256268A (ja) | 半導体集積装置用ｃｍｏｓ出力バッファ | |
| JPH02116157A (ja) | 半導体集積回路装置 | |
| JPS61208863A (ja) | Ｃｍｏｓ半導体装置 | |
| JPS61269417A (ja) | 相補ｍｏｓ形半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |