KR920022564A - 반도체장치 - Google Patents

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아오이 죠이치
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Abstract

내용 없음.

Description

반도체장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 반도체장치를 나타낸 단면도.
제2도는 본 발명에 따른 반도체장치의 등가회로도.
제3도는 제1도의 반도체장치에 있어서 VSS를 기준으로 한 경우 입력 단자(P)에 플러스 서지(VS+)가 입력될 때의 서지 경로를 나타낸 도면.
제4도는 제1도의 반도체장치에 있어서, VSS를 기준으로 한 경우 VDD에 플러스 서지(VS+)가 입력될 때의 서지 경로를 나타낸 도면.
제5도는 제1도의 반도체장치에 있어서, VSS를 기준으로 한 경우 입력단자(P)에 마이너스 서지(VS-)가 입력될 때의 서지 경로를 나타낸 도면.
제6도는 제1도의 반도체장치에 있어서, VSS를 기준으로 한 경우 VDD에 마이너스 서지(VS-)가 입력될 때의 서지 경로를 나타낸 도면.
제7도는 제1도의 반도체장치에 있어서, VDD를 기준으로 한 경우 입력단자(P)에 플러스 서지(VS+)가 입력될때의 서지 경로를 나타낸 도면.
제8도는 제1도의 반도체장치에 있어서, VDD를 기준으로 한 경우 VSS에 플러스 서지(VS+)가 입력될 때의 서지 경로를 나타낸 도면.
제9도는 제1도의 반도체장치에 있어서, VDD를 기준으로 한 경우 입력단자(P)에 마이너스 서지(VS-)가 입력될 때의 서지 경로를 나타낸 도면.
제10도는 제1도의 반도체장치에 있어서, VDD를 기준으로 한 경우에 VSS에 마이너스 서지(VS-)가 입력될 때의 서지 경로를 나타낸 도면.
제11도는 기판중에 형성된 각 다이오드의 전압전류특성을 나타낸 도면.
제12도는 본 발명의 다른 실시예에 따른 반도체장치를 나타낸 단면도.

Claims (4)

  1. 제1도전형 반도체기판(11)과, 이 반도체기판(11)중에 형성된 제1도전형의 제1불순물층(12), 이 제1불순물층(12)중에 형성되면서 입력단자에 접속된 제2도전형의 제2불순물층(14), 상기 제1불순물층(12)중에 형성되면서 제1전위공급원에 접속된 제2도전형의 제3불순물층(15) 및, 상기 제1불순물층(12)중에서 상기 제2불순물층(14)과 상기 제3불순물층(15)의 사이에 형성되면서 제2전위공급원에 접속된 제1도전형의 제4불순물층(13)을 갖추고, 상기 제2, 제3 및 제4불순물층(14, 15, 13)이 서로 떨어져 배치되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1불순물층(12)의 농도가 상기 반도체기판(11)중에 형성된 N채널형 MOSFE(T2)의 스톱퍼로서의 제1도전형 불순물층의 농도보다도 높게 되도록 형성된 것을 특징으로 하는 반도체장치.
  3. 제1도전형 반도체기판(11)과, 이반도체기판(11)중에 형성된 제1도전형의 제1, 제2, 제3 및 제4불순물층(12a, 12b, 12c, 12d), 상기 제1불순물층(12a)과 상기 제2불순물층(12b)사이에 인접하여 형성되면서 입력단자에 접속된 제2도전형의 제5불순물층(14), 상기 제3불순물층(13c)과 상기 제4불순물층(12d)사이에 인접하여 형성되면서 제1전위공급원에 접속된 제2도전형의 제6불순물층(15) 및, 상기 제2불순물층(12b)과 상기 제3불순물층(13c)사이에 인접하여 형성되면서 제2전위공급원에 접속된 제1도전형의 제7불순물층(13)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 제1, 제2, 제3 및 제4불순물층(12a, 12b, 12c, 12d)의 농도가 상기 반도체기판(11)중에 형성된 N채널형 MOSFET의 스톱퍼로서의 제1도전형 불순물층의 농도보다도 높게 되도록 형성된 것을 특징으로 하는 반도체장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920008847A 1991-05-27 1992-05-25 반도체장치 KR950012745B1 (ko)

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