KR930003381A - 전압 리미터 회로를 갖는 반도체 집적 회로 - Google Patents

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쥰 에또
마사까즈 아오끼
마사시 호리구찌
시게끼 우에다
히또시 다나까
가즈히꼬 가지가야
쯔기오 다까하시
히로시 가와모또
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초엘에스아이엔지니어링 가부시끼가이샤
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Abstract

내용 없음.

Description

전압 리미터 회로를 갖는 반도체 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예를 도시한 회로도,
제2도는 본 발명을 구성하기에 앞서 본 발명자에 의해 검토된 전압 리미터 회로를 사용하는 DRAM을 개략적으로 도시한 도면,
제3도A 및 제3도B는 전압 리미터 회로를 갖는 LSI와 전압 리미터 회로를 갖지 않은 LSI의 공급 전류의 파형을 각각 도시한 도면.

Claims (14)

  1. 고전위 입력 단자 및 저전위 입력단자, 공급 전압보다 작은 제한된 동작 전압을 발생하도록 상기 고전위 입력단자와 상기 저전위 입력 단자 사이의 공급 전압이 공급되는 전압 리미터 회로, 상기 제한된 동작 전압이 공급되는 내부 회로와 공급 전류의 큰 변화를 억제하도록상기 고전위 입력 단자와 상기 저전위 입력 단자 사이에 접속된 부가적 커패시턴스를 포함하는 반도체 집적 회로.
  2. 특허청구의 범위 제1항에 있어서, 또상기 부가적 커패시턴스에 직렬로 접속된 저항을 포함하는 반도체 집적회로.
  3. 특허 청구의 범위 제2항에 있어서, 상기 부가적 커패시턴스는 반도체 칩내의 PN접합에 의해 형성되는 반도체 집적 회로.
  4. 특허청구의 범위 제3항에 있어서, 상기 PN접합은 N형 웰층과 P형 확산층으로 형성되는 반도체 집적회로.
  5. 특허청구의 범위 제3항에 있어서, 상기 PN접합은 P형 반도체 기판 및 N형 확산층으로 형성되는 반도체 집적회로.
  6. 특허청구의 범위 제3항에 있어서, 상기 PN접합은 P형 웰층 및 N형 확산층으로 형성되는 반도체 집적회로.
  7. 특허청구의 범위 제1항에 있어서, 상기 부가적 커패시턴스는 반도체 칩의 바깥 가장자리를 따라 형성되는 반도체 집적 회로.
  8. 특허청구의 범위 제2항에 있어서, 상기 부가적 커패시턴스를 형성하는 PN접합은 반도체 칩의 바깥 가장자리를 따라 형성되는 반도체 집적 회로.
  9. 특허청구의 범위 제1항에 있어서, 상기 부가적 커패시턴스는 상기 고전위 입력 단자에 접속된 리이드와 상기 저전위 입력 단자에 접속된 리이드의 오버랩에 의해 형성되는 반도체 집적 회로.
  10. 고전위 입력 단자 및 저전위 입력 단자, 공급 전압보다 낮은 제한된 동작 전압을 발생하도록 상기 고전위 입력 단자와 상기 저전위 입력 단자사이의 공급 전압이 인가된 전압 리미터 회로, 상기 제한된 동작 전압이 공급된 내부 회로와 공급 전류의 큰 변화를 억제하도록 상기 고전위 입력 단자와 상기 저전위 입력 단자 사이에 접속된 부가적 커패시턴스를 포함하며, 상기 부가적 커패시턴스는 반도체 칩내의 PN접합에 의해 형성되는 반도체 집적 회로.
  11. 특허청구의 범위 제10항에 있어서, 상기 PN접합은 N형 웰층과 P형 확산층으로 형성되는 반도체 집적 회로.
  12. 특허청구의 범위 제10항에 있어서, 상기 PN접합은 P형 반도체 기판과 N형 확산층으로 형성되는 반도체 집적 회로.
  13. 특허청구의 범위 제10항에 있어서, 상기 PN접합은 P형 웰층과 N형 확산층으로 형성되는 반도체 집적 회로.
  14. 특허청구의 범위 제10항에 있어서, 상기 PN접합은 반도체 칩의 바깥 가장자리를 따라 형성되는 반도체 집적 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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