JP2893694B2 - 静電破壊防止回路 - Google Patents
静電破壊防止回路Info
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- JP2893694B2 JP2893694B2 JP63316692A JP31669288A JP2893694B2 JP 2893694 B2 JP2893694 B2 JP 2893694B2 JP 63316692 A JP63316692 A JP 63316692A JP 31669288 A JP31669288 A JP 31669288A JP 2893694 B2 JP2893694 B2 JP 2893694B2
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- input terminal
- circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は静電破壊防止回路に関し、特にMOS集積回路
は静電破壊防止回路に関する。
は静電破壊防止回路に関する。
従来、静電破壊防止回路は第４図に示す様に、入力端
子TI及び出力端TOは拡散抵抗RD及びダイオードＤを介し
て電源端子TEに接続されている。
子TI及び出力端TOは拡散抵抗RD及びダイオードＤを介し
て電源端子TEに接続されている。
通常入力信号Viは拡散抵抗RDを通って出力端TOからIC
の内部回路に供給される。
の内部回路に供給される。
上述した従来の静電破壊防止回路は、入力端子TIが拡
散抵抗RD及びダイオードＤを介して電源端子TEに接続さ
れているので、集積回路の電源が断となり電源端子TEが
接地された状態になった場合に入力端子TIは拡散抵抗
RD、ダイオードＤを介して接地されることになる。
散抵抗RD及びダイオードＤを介して電源端子TEに接続さ
れているので、集積回路の電源が断となり電源端子TEが
接地された状態になった場合に入力端子TIは拡散抵抗
RD、ダイオードＤを介して接地されることになる。
この時入力端子TIは、拡散抵抗RDの抵抗値が小さいの
で低インピーダンス状態となる。
で低インピーダンス状態となる。
従って入力端子TIに印加される信号Viが他の集積回路
の入力端子にも印加される場合には、他の集積回路の入
力端子に於て十分な信号電圧或いは信号電流が得られな
いという欠点があった。
の入力端子にも印加される場合には、他の集積回路の入
力端子に於て十分な信号電圧或いは信号電流が得られな
いという欠点があった。
本発明の静電破壊防止回路は、信号入力端子、電源入
力端子並びに内部回路端子を有し、信号入力端子に接続
される信号入力と、電源入力端子に入力する電源入力
と、内部回路端子に接続されるMOS集積回路との３点間
に挿入されるMOS集積回路の静電破壊防止回路であっ
て、該静電破壊防止回路の入力端子が該静電破壊防止回
路を構成する拡散抵抗を介して内部回路端子に接続し、
かつ電源端子がダイオードとコンデンサと抵抗器から成
る並列接続回路と別なるダイオードとの直列接続回路を
等価的に形成して前記拡散抵抗に接続するように、複数
の半導体接合を備える。
力端子並びに内部回路端子を有し、信号入力端子に接続
される信号入力と、電源入力端子に入力する電源入力
と、内部回路端子に接続されるMOS集積回路との３点間
に挿入されるMOS集積回路の静電破壊防止回路であっ
て、該静電破壊防止回路の入力端子が該静電破壊防止回
路を構成する拡散抵抗を介して内部回路端子に接続し、
かつ電源端子がダイオードとコンデンサと抵抗器から成
る並列接続回路と別なるダイオードとの直列接続回路を
等価的に形成して前記拡散抵抗に接続するように、複数
の半導体接合を備える。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の原理を説明する回路図、
第２図は本発明の一実施例の半導体テップの断面棋式
図、第３図は第２図の等価回路図である。
第２図は本発明の一実施例の半導体テップの断面棋式
図、第３図は第２図の等価回路図である。
第１図の本発明の一実施例の原理を説明する回路図に
示すように、入力端子TIは拡散抵抗RDを介して出力端子
TOに接続されると共に、拡散抵抗RD,ダイオードD,抵抗
棋Ｒ及びコンデンサＣから成る並列接続回路Ｐを介して
電源端子TEに接続される。
示すように、入力端子TIは拡散抵抗RDを介して出力端子
TOに接続されると共に、拡散抵抗RD,ダイオードD,抵抗
棋Ｒ及びコンデンサＣから成る並列接続回路Ｐを介して
電源端子TEに接続される。
まず、電源端子TEに電源電圧が印加され、入力端子TI
に信号Viが印加される場合について説明する。
に信号Viが印加される場合について説明する。
この場合、入力端子TIに印加される信号Viの電圧は電
源端子TEに印加される電源電圧より低いので、ダイドー
ドＤは非導通状態、即ち入力端子TIは高インピーダンス
状態となるのでコンデンサＣ及び抵抗器Ｒは入力端子TI
に印加された信号Viに影響を与えない。
源端子TEに印加される電源電圧より低いので、ダイドー
ドＤは非導通状態、即ち入力端子TIは高インピーダンス
状態となるのでコンデンサＣ及び抵抗器Ｒは入力端子TI
に印加された信号Viに影響を与えない。
次に、電源端子TEが接地され、入力端子TIに信号が印
加される場合について説明する。
加される場合について説明する。
この場合ダイオードＤが導通状態となり、入力端子TI
は、拡散抵抗RD,ダイオードD,コンデンサＣ及び抵抗器
Ｒの並列接続回路Ｐとを介して接地される。
は、拡散抵抗RD,ダイオードD,コンデンサＣ及び抵抗器
Ｒの並列接続回路Ｐとを介して接地される。
ここで入力端子TIに印加される信号Viの立ち上り時間
及び立ち下り時間よりも拡散抵抗RDとダイオードＤの抵
抗成分ｒ及びコンデンサＣから定まる時定数τが小さく
なる様にコンデンサＣの容量を小さくし、更に抵抗器Ｒ
の抵抗値を大きくすることによりこの信号Viに対して入
力端子TIは高入力インピーダンス状態となる。
及び立ち下り時間よりも拡散抵抗RDとダイオードＤの抵
抗成分ｒ及びコンデンサＣから定まる時定数τが小さく
なる様にコンデンサＣの容量を小さくし、更に抵抗器Ｒ
の抵抗値を大きくすることによりこの信号Viに対して入
力端子TIは高入力インピーダンス状態となる。
更に、入力端子TIに静電気によるサージ電圧が印加さ
れた場合について説明する。
れた場合について説明する。
この場合、ダイオードＤが導通状態となる。
更に、サージ電圧等の高周波電圧に対してはコンデン
サＣが低インピーダンスとなる為、入力端子TIはサージ
電圧に対し低インピーダンス状態であり、サージ電圧は
出力端子TOに現れない。
サＣが低インピーダンスとなる為、入力端子TIはサージ
電圧に対し低インピーダンス状態であり、サージ電圧は
出力端子TOに現れない。
上記の原理を具現化する、本発明の一実施例の半導体
チップの断面図を第２図に示す。第２図において、入力
端子TIは拡散抵抗RDとなるＰ形半導体層４を介して出力
端子TOに接続されている。
チップの断面図を第２図に示す。第２図において、入力
端子TIは拡散抵抗RDとなるＰ形半導体層４を介して出力
端子TOに接続されている。
Ｐ形半導体４とＮ形半導体層３はダイオードＤを形成
し、Ｎ形半導体層３とＰ形半導体層２は逆接合ダイオー
ドｄを形成しこの接合容量をコンデンサ、また逆抵抗を
抵抗Ｒとして機能している。
し、Ｎ形半導体層３とＰ形半導体層２は逆接合ダイオー
ドｄを形成しこの接合容量をコンデンサ、また逆抵抗を
抵抗Ｒとして機能している。
又Ｐ形半導体層２とＮ形半導体基板１は電源端子TEに
接続される。
接続される。
第３図に第２図の実施例の等価回路を示す。この図に
示すように、第１図に示す本発明の原理を説明する回路
図のコンデンサＣ及びＲを逆接合ダイオードｄを用いて
実現しているが、第３図に示す実施例の等価回路の動作
は、第１図に示す回路と全く同じである。
示すように、第１図に示す本発明の原理を説明する回路
図のコンデンサＣ及びＲを逆接合ダイオードｄを用いて
実現しているが、第３図に示す実施例の等価回路の動作
は、第１図に示す回路と全く同じである。
以上説明したように本発明は、従来の静電破壊防止回
路において、ダイオードと電源端子との間にコンデンサ
と抵抗器から成る並列接続回路を挿入することにより、
必要とする入力信号に対しては電源端子が接地されても
高入力インピーダンス状態を保ち、静電気によるサージ
電圧に対しては低入力インピーダンス状態を実現でき
る。
路において、ダイオードと電源端子との間にコンデンサ
と抵抗器から成る並列接続回路を挿入することにより、
必要とする入力信号に対しては電源端子が接地されても
高入力インピーダンス状態を保ち、静電気によるサージ
電圧に対しては低入力インピーダンス状態を実現でき
る。
従って本発明は電源端子が接地されていても入力信号
に影響を与えることなく集積回路装置の静電破壊を防止
できる効果がある。
に影響を与えることなく集積回路装置の静電破壊を防止
できる効果がある。
第１図は本発明一実施例の原理を説明する回路図、第２
図は本発明の実施例の半導体チップの断面模式図、第３
図は第２図の等価回路図、第４図は従来の静電破壊防止
回路の一例の回路図である。 １……Ｎ型半導体基板、２……Ｐ形半導体層、３……Ｎ
型半導体層、４……Ｐ形半導体層、TI……入力端子、TE
……電源端子、Ｃ……コンデンサ、Ｒ……抵抗器、Ｄ…
…ダイオード、Ｄ……拡散抵抗、TO……出力端子、Ｐ…
…並列接続回路。
図は本発明の実施例の半導体チップの断面模式図、第３
図は第２図の等価回路図、第４図は従来の静電破壊防止
回路の一例の回路図である。 １……Ｎ型半導体基板、２……Ｐ形半導体層、３……Ｎ
型半導体層、４……Ｐ形半導体層、TI……入力端子、TE
……電源端子、Ｃ……コンデンサ、Ｒ……抵抗器、Ｄ…
…ダイオード、Ｄ……拡散抵抗、TO……出力端子、Ｐ…
…並列接続回路。
Claims (1)
- 【請求項１】信号入力端子、電源入力端子並びに内部回
路端子を有し、信号入力端子に接続される信号入力と、
電源入力端子に入力する電源入力と、内部回路端子に接
続されるMOS集積回路との３点間に挿入されるMOS集積回
路の静電破壊防止回路であって、該静電破壊防止回路の
入力端子が該静電破壊防止回路を構成する拡散抵抗を介
して内部回路端子に接続し、かつ電源端子がダイオード
とコンデンサと抵抗器から成る並列接続回路と別なるダ
イオードとの直列接続回路を等価的に形成して前記拡散
抵抗に接続するように、複数の半導体接合を備えること
を特徴とする静電破壊防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316692A JP2893694B2 (ja) | 1988-12-14 | 1988-12-14 | 静電破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63316692A JP2893694B2 (ja) | 1988-12-14 | 1988-12-14 | 静電破壊防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159757A JPH02159757A (ja) | 1990-06-19 |
| JP2893694B2 true JP2893694B2 (ja) | 1999-05-24 |
Family
ID=18079838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63316692A Expired - Lifetime JP2893694B2 (ja) | 1988-12-14 | 1988-12-14 | 静電破壊防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2893694B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6349217B2 (ja) * | 2014-09-29 | 2018-06-27 | 日立オートモティブシステムズ株式会社 | 電子制御装置 |
-
1988
- 1988-12-14 JP JP63316692A patent/JP2893694B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159757A (ja) | 1990-06-19 |
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