KR100189993B1 - 정전기 보호 방법 및 이에 적합한 정전기 보호 장치 - Google Patents

정전기 보호 방법 및 이에 적합한 정전기 보호 장치 Download PDF

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Abstract

정전기의 인가시 소자를 파괴하는 리버스 브레이크다운 전류의 크기를 억제시켜 정전기에 강한 내성을 갖게 하는 보호 방법 및 장치가 개시된다.
본 발명에 따른 정전기 보호 방법은 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에서 동작하는 반도체 장치의 정전기 보호 방법에 있어서, 임의의 핀에 인가된 정전기에 의해 발생된 전압을 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파하는 과정; 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파된 정전기에 의해 발생된 전압을 소정 시간 지연시키는 과정; 및 상기 지연 기간 동안 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자를 관통하는 전류 패스를 형성시키는 과정을 포함함을 특징으로 한다.
본 발명에 따른 정전기 보호 장치는 정전기에 의해 리버스 브레이크다운 전류가 발생되더라도 그 값을 반도체 장치를 파괴시킬 수 있는 레벨 이하로 유지시켜 줌으로써 정전기에 강한 내성을 갖는 효과가 있다.

Description

정전기 보호 방법 및 이에 적합한 정전기 보호 장치
제1도는 종래의 정전기 보호 장치의 구성을 보이는 회로도이다.
제2도는 본 발명에 따른 정전기 보호 장치의 일 실시 예를 보이는 회로도이다.
제3도는 제2도에 도시된 사이리스터 회로를 N형 서브 스트레이트에 형성시킨 예를 보이는 것이다.
제4도는 본 발명에 따른 정전기 보호 장치의 다른 실시 예를 보이는 회로도이다.
제5도는 제4도에 도시된 사이리스터 회로를 P형 서브 스트레이트에 형성시킨 예를 보이는 것이다.
제6도는 제2도 및 제3도에 도시된 장치의 적용례를 보이는 도면이다.
본 발명은 정전기 보호 장치에 관한 것으로서 더욱 상세하게는 정전기의 인가시 소자를 파괴하는 리버스 브레이크다운 전류의 크기를 억제시켜 정전기에 강한 내성을 갖게 하는 보호 방법 및 장치에 관한 것이다.
정전기에 의한 반도체 장치의 파괴 현상 중의 대부분은 리버스 브레이크다운 전류(reverse breakdown current)로 정전기에 의해 유도된 전류를 방전할 때 발생한다.
종래의 정전기 보호 장치를 제1도에 도시하였다. 제1도에 도시된 장치에 있어서 VDD를 기준으로 입력핀(INPUT PIN) 혹은 출력핀(OUTPUT PIN)에 정(positive)의 정전기가 인가되면 입력핀의 경우 다이오드 DN의 pn 접합 사이에, 출력핀의 경우 피모오스 트랜지스터의 드레인의 pn 접합간에 순방향 바이어스(forward bias)가 인가되어 정전기에 의한 차지(charge)는 다이오드 DN의 턴온 전류로 방전된다.
VDD를 기준으로 입력핀(INPUT PIN) 혹은 출력핀(OUTPUT PIN)에 부(negative)의 정전기가 인가되면 입력핀의 경우 다이오드 DN의 pn 접합 사이에, 출력핀의 경우 피모오스 트랜지스터의 드레인의 pn 접합간에 역방향 바이어스(reverse bias)가 인가되어 정전기에 의한 차지(charge)는 다이오드 DN의 리버스 브레이크다운 전류로 방전된다.
VSS 또는 VEE를 기준으로 입력핀(INPUT PIN) 혹은 출력핀(OUTPUT PIN)에 부(negative)의 정전기가 인가되면 입력핀의 경우 다이오드 DP의 pn 접합 사이에, 출력핀의 경우 엔모오스 트랜지스터의 드레인의 pn 접합간에 순방향 바이어스(forward bias)가 인가되어 정전기에 의한 차지(charge)는 다이오드 DP의 턴온 전류로 방전된다.
VSS 또는 VEE를 기준으로 입력핀(INPUT PIN) 혹은 출력핀(OUTPUT PIN)에 정(positive)의 정전기가 인가되면 입력핀의 경우 다이오드 DP의 pn 접합 사이에, 출력핀의 경우 엔모오스 트랜지스터의 드레인의 pn 접합간에 역방향 바이어스(reverse bias)가 인가되어 정전기에 의한 차지(charge)는 다이오드 DP의 리버스 브레이크다운 전류로 방전된다.
제1도에 도시된 정전기 보호 장치는 정전기에 의한 차지가 다이오드 DN의 리버스 브레이크다운 전류로 방전될 때 혹은 다이오드 DN의 리버스 브레이크다운 전류로 방전되면 다이오드 DN 및 다이오드 DP가 파괴되기 쉽다는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로서 리버스 브레이크다운 전류의 크기를 억제하여 정전기에 대한 내성을 강화한 정전기 보호 방법을 제공하는 것을 목적으로 한다.
본 발명의 다른 목적은 상기의 보호 방법에 적합한 장치를 제공하는 것에 있다.
상기의 목적을 달성하는 본 발명에 따른 정전기 보호 방법은 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에서 동작하는 반도체 장치의 정전기 보호 방법에 있어서, 임의의 핀에 인가된 정전기에 의해 발생된 전압을 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파하는 과정, 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파된 정전기에 의해 발생된 전압을 소정 시간 지연시키는 과정 및 상기 지연 기간 동안 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자를 괸통하는 전류 패스를 형성시키는 과정을 포함함을 특징으로 한다.
상기의 다른 목적을 달성하는 본 발명에 따른 정전기 보호 장치의 일 실시 예는 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에 역방향으로 직렬 접속되며 그들의 접속점이 입력핀 혹은 출력핀에 접속된 두 개의 다이오드와 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 접속된 제1피모오스 트랜지스터와 제1엔모오스 트랜지스터로 구성되고 그들의 접속점이 상기 다이오드들의 접속점에 연결된 인버터를 구비하는 정전기 보호 장치에 있어서, 제1동작 전원(VH)과 제2동작 전원(VL)과의 사이에 직렬로 접속된 저항-콘덴서 회로, 제1동작 전원(VH)과 제2동작 전원(VL)의 사이에 사이리스터 접속된 피엔피형 트랜지스터, 엔피엔형 트랜지스터, 그리고 상기 피엔피형 트랜지스터의 베이스와 상기 엔피엔형 트랜지스터의 콜렉터와의 접속점과 제1동작 전원(VH)의 사이에 설치된 저항을 구비하는 사이리스터 회로 및 제1동작 전원(VH)과 제2동작 전원(VL)의 사이에 직렬로 접속된 제2피모오스 트랜지스더와 제1엔모오스 트랜지스터를 구비하며, 그의 입력단이 상기 저항-콘덴서 회로를 구성하는 저항과 콘덴서의 접속점에 접속되고, 그의 출력단이 상기 사이리스터 회로를 구성하는 피엔피형 트랜지스터의 콜렉터와 엔피엔형 트랜지스터의 베이스와의 접속점에 접속된 인버터를 더 구비함을 특징으로 한다.
상기의 다른 목적을 달성하는 본 발명에 따른 정전기 보호 장치의 다른 실시 예는 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에 역방향으로 직렬 접속되며 그들의 접속점이 입력핀 혹은 출력핀에 접속된 두 개의 다이오드, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 접속된 제1피모오스 트랜지스터와 제1엔모오스 트랜지스터로 구성되며 그들의 접속점이 상기 다이오드들의 접속점에 연결된 인버터를 구비하는 정전기 보호 장치에 있어서, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 직렬로 접속된 콘덴서와 저항을 구비하는 콘덴서-저항 회로, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 사이리스터 접속된 피엔피형 트랜지스터의 엔피엔형 트랜지스터, 그리고 상기 피엔피형 트랜지스터의 콜렉터와 상기 엔피엔형 트랜지스터의 베이스와의 접속점과 제2동작 전원(VL)의 사이에 설치된 저항을 구비하는 사이리스터 회로 및 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 직렬로 접속된 제2피모오스 트랜지스터와 제2엔모오스 트랜지스터로 구성되며, 그의 입력단이 상기 콘덴서-저항 회로를 구성하는 콘덴서와 저항과의 접속점에 접속되고, 그의 출력단이 상기 사이리스터 회로를 구성하는 피엔피형 트랜지스터의 베이스와 엔피엔형 트랜지스터의 콜렉터와의 접속점에 연결된 인버터를 더 구비함을 특징으로 한다. 이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명에 따른 정전기 보호 방법의 특징은 인가된 정전기에 의해 발생된 전하를 소정 기간 동안에 방전시켜서 반도체 장치를 보호하는 것에 있다.
이를 위해 먼저, 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에서 동작하는 반도체 장치의 임의의 핀에 인가된 정전기에 의해 발생된 전압을 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파한다.
다음은 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파된 정전기에 의해 발생된 전압을 소정 시간 지연시킨다.
마지막으로는 지연 기간 동안 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자를 관통하는 전류 패스를 형성시킨다.
즉, 정전기가 인가되는 짧은 기간 동안 전류 패스를 통하여 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자를 통하여 정전기에 의해 발생된 전류를 흘려주어 반도체 장치를 보호하는 것이다.
제2도는 본 발명에 따른 정전기 보호 장치의 일 실시 예를 보이는 회로도이다. 제2도에 도시된 장치는 제1도에 도시된 장치에 접속되어 사용되는 것으로서, 저항-콘덴서 회로(20), 인버터(22), 사이리스터 회로(24)를 구비한다. 여기서 VH단은 제1도에 도시된 VDD로 연결되고, VL단은 제1도에 도시된 VDD 혹은 VEE단으로 연결되어져 사용된다.
저항-콘덴서 회로(20)는 동작 전원(VH, VL) 사이에 직렬로 접속된 저항(20a)과 콘덴서(22b)를 구비하여 그의 접속점이 인버터(22)의 입력단에 접속된다.
인버터(22)는 동작 전원 사이에 직렬로 접속된 피모오스 트랜지스터(22a)와 엔모오스 트랜지스터(22b)를 구비한다.
사이리스터 회로(24)는 동작 전원 사이에 사이리스터 접속된 피엔피형 트랜지스터(24a)와 엔피엔형 트랜지스터(24b) 및 피엔피형 트랜지스터(24a)의 베이스와 엔피엔형 트랜지스터(24b)의 콜렉터와의 접속점과 동작 전원(VH)의 사이에 설치된 저항(24c)을 구비하여, 피엔피형 트랜지스터(24a)의 콜렉터와 엔피엔형 트랜지스터(24b)의 베이스와의 접속점이 인버터(22)의 출력단에 접속된다.
제2도에 도시된 장치의 동작을 정전기 인가 시와 정상 동작 시로 구분하여 상세히 설명한다.
먼저, VSS 또는 VEE를 기준으로 입력핀에 정의 정전기가 인가되면
VDD전압 =인가된 정전기 전압 -pn 다이오드의 ON 전압이 되고, VSS 또는 VEE를 기준으로 출력핀에 정의 정전기가 인가되면
VDD전압 =인가된 정전기 전압 -피모오스 트랜지스터의 드레인과 VDD간의 pn 다이오드의 ON 전압이 되고, VDD를 기준으로 입력핀에 부의 정전기가 인가되면
VSS 또는 VEE전압 =인가된 정전기 전압 +pn 다이오드의 ON 전압이 되고, VDD를 기준으로 출력핀에 부의 정전기가 인가되면
VSS 또는 VEE전압 =인가된 정전기 전압 +엔모오스 트랜지스터의 드레인과 VSS 또는 VEE간의 pn 다이오드 DN의 ON 전압이 된다.
상기의 정전기 인가에 따른 VDD, VSS, VEE의 전압 변화는 제2도에 도시된 정전기 보호 장치의 VH와 VL로 인가된다. 따라서, VH의 전압은 VL의 전압에 대해 (VH의 전압 -VL의 전압)만큼의 차이를 유지하게 된다.
-정전기 인가 시
동작 전압 VH와 VL이 0인 상태에서 정전기가 인가되어 VH가 급격히 상승하면 인버터(22)의 입력 노드 N1의 전압은 초기 0V에서 저항 R1 및 콘덴서 C1에 의해 결정되는 시정수에 따라 VH의 전압으로 상승한다. 즉, VH와 N1의 전압 파형은 시정수에 결정되는 지연 시간만큼의 차이를 갖는다.
한편, 인버터(22)의 출력 노드 N2의 전압은 N1의 전압이 상승되기 전에 즉, 지연 시간 동안 피모오스 트랜지스터(22a)가 턴온되어 일정 전압으로 상승한다. 지연 시간 이후에는 N1의 전압이 VH의 전압으로 상승되어 피모오스 트랜지스터(22a)는 턴오프된다.
지연 기간 동안 사이리스터 회로(24)의 엔피엔형 트랜지스터(24b)는 N2의 상승된 전압과 VH의 전압 레벨을 갖는 노드 N3의 전압에 의해 도통된다.
한편 피엔피형 트랜지스터(24a)는 저항(24c)을 흐르는 엔피엔형 트랜지스터(24b)의 콜렉터 전류에 의해 저하된 노드 N3의 전압에 따라 도통된다.
엔피엔형 및 피엔피형 트랜지스터(24a, 24b)가 모두 도통됨에 따라 엔피엔형 트랜지스터(24a) 및 피엔피형 트랜지스터(24b)를 관통하는 전류가 발생한다. 이 전류에 의해 정전기에 의해 발생된 브레이크다운 전류가 감소하게 된다.
-정상 동작 시
전원 투입에 의해 VH의 전압이 급격히 상승하면 N1의 전압이 정전기 인가 시와 동일하게 결정되므로 초기 과전류가 발생하나 지연 시간 이후 N1의 전압은 VH의 전압이 된다. 이에 따라 피모오스 트랜지스터(22a)가 비도통 상태가 되고, 엔모오스 트랜지스터(22b)가 도통 상태가 되어 노드 N2의 전압을 하강시켜 엔피엔형 및 피엔피형 트랜지스터(24a, 24b)를 턴오프시킨다.
VH의 전압이 서서히 상승하면 N1의 전압은 VH의 전압 레벨을 유지하며 N2의 전압은 인버터(22)의 특성에 따라 VL의 전압이 되고 이에 따라 엔피엔형 및 피엔피형 트랜지스터(24a, 24b)를 오프된 상태를 유지한다.
즉, 제2도에 도시된 장치는 정전기가 인가되는 기간(통상 수nS의 극히 짧은 동안에 사이리스터 접속된 피엔피형 트랜지스터와 엔피엔형 트랜지스터를 도통시켜 정전기에 의해 발생된 리버스 브레이크다운 전류를 흡수시켜 반도체 장치를 보호한다.
제2도에 도시된 장치에 있어서 사이리스터 회로는 N-서브 스트레이트(N-substrate)의 반도체 기판에 형성하는 것이 용이하다. 제3도에는 제2도에 도시된 사이리스터 회로를 N-서브 스트레이트의 반도체 기판에 형성시킨 것이 도시되어져 있다. 제3도에 도시된 바에 있어서, 저항의 형성, VH와 VL단자의 인출 등에 있어 P-서브 스트레이트의 기판보다 N-서브 스트레이트의 기판에 형성하는 것이 보다 용이함을 알 수 있다.
또한, P-서브 스트레이트의 반도체 기판에 형성되기에 적합한 형태를 제3도에 도시하였다.
제4도는 본 발명에 따른 정전기 보호 장치의 다른 실시 예를 보이는 회로도이다. 제4도에 도시된 장치는 콘덴서-저항 회로(40), 인버터(42), 사이리스터 회로(44)를 구비한다.
콘덴서-저항 회로(40)는 동작 전원(VH, VL) 사이에 직렬로 접속된 콘덴서(40a)와 저항(40b)을 구비하여 그의 접속점이 인버터(42)의 입력단에 접속된다.
인버터(42)는 동작 전원 사이에 직렬로 접속된 피모오스 트랜지스터(42a)와 엔모오스 트랜지스터(42b)를 구비한다.
사이리스터 회로(44)는 동작 전원 사이에 사이리스터 접속된 피엔피형 트랜지스터(44a)와 엔피엔형 트랜지스터(44b) 및 피엔피형 트랜지스터(44a)의 콜렉터와 엔피엔형 트랜지스터(44b)의 베이스와의 접속점과 동작 전원(VL)의 사이에 설치된 저항(44c)을 구비하며, 피엔피형 트랜지스터(44a)의 베이스와 엔피엔형 트랜지스터(44b)의 콜렉터와의 접속점이 인버터(42)의 출력단에 접속된다.
제4도에 도시된 장치의 동작을 정전기 인가 시와 정상 동작 시로 구분하여 상세히 설명한다.
-정전기 인가 시
동작 전압 VH와 VL이 0인 상태에서 정전기가 인가되어 VH가 급격히 상승하면 인버터(42)의 입력 노드 N1의 전압은 초기 0V에서 콘덴서(40a) 및 저항(40b)에 의해 결정되는 시정수에 따라 정해지는 지연 기간 이후에 VH의 전압으로 상승한다.
한편, 인버터(42)의 출력 노드 N2의 전압은 지연 기간에 피모오스 트랜지스터(42a)가 턴온되어 일정 전압으로 유지된다. 이 전압에 의해 제2도에서 설명된 바와 같이 사이리스터 회로(44)의 피엔피형 및 엔피엔형 트랜지스터(44a, 44b)가 모두 도통한다. 이에 따라 피엔피형 트랜지스터(44a) 및 엔피엔형 트랜지스터(44b)를 관통하는 전류가 발생한다. 이 전류에 의해 인버터(42)의 출력단 전압이 브레이크 다운을 일으킬 수 있는 전압 이하로 유지된다.
제4도에 도시된 장치에 있어서 사이리스터 회로는 P-서브 스트레이트의 반도체 기판에 형성하는 것이 용이하다. 제5도에는 제4도에 도시된 사이리스터 회로를 P-서브 스트레이트의 반도체 기판에 형성시킨 것이 도시되어져 있다. 제5도에 도시된 바에 있어서, 저항의 형성, VH와 VL단자의 인출 등에 있어 N-서브 스트레이트의 기판보다 P-서브 스트레이트의 기판에 형성하는 것이 보다 용이함을 알 수 있다.
제6도는 제2도 및 제4도에 도시된 장치를 적용한 예를 보이는 것이다. 제4도에 있어서 제2도 및 제4도에 도시된 VH가 VDD측으로 접속되고, VL이 VSS 혹은 VEE측에 접속된 것이 보여진다.
입력핀 혹은 출력핀에 인가된 정전기는 제2도에 관련된 설명에서 기술한 것처럼 역방향으로 직렬 접속된 다이오드를 통하여 VDD, VSS 혹은 VEE측으로 전달된다. 제2도 및 제4도에 도시된 VH가 VDD측으로 접속되고, VL이 VSS 혹은 VEE측에 접속되므로 정전압이 VH 혹은 VL에 인가되게 된다.
상기의 정전기 인가에 따른 VDD, VSS, VEE의 전압 변화는 제2도 내지에 도시된 정전기 보호 장치의 VH와 VL로 인가된다.
상술한 바와 같이 본 발명에 따른 정전기 보호 장치는 정전기에 의해 리버스 브레이크다운 전류가 발생되더라도 그 값을 반도체 장치를 파괴시킬 수 있는 레벨 이하로 유지시켜 줌으로써 정전기에 강한 내성을 갖는 효과가 있다.

Claims (5)

  1. 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에서 동작하는 반도체 장치의 정전기 보호 방법에 있어서, 임의의 핀에 인가된 정전기에 의해 발생된 전압을 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파하는 과정, 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자에 전파된 정전기에 의해 발생된 전압을 소정 시간 지연시키는 과정 및 상기 지연 기간 동안 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)에 연결되는 단자를 관통하는 전류 패스를 형성시키는 과정을 포함하는 반도체 장치의 정전기 보호 방법.
  2. 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에 역방향으로 직렬 접속되며 그들의 접속점이 입력핀 혹은 출력핀에 접속된 두 개의 다이오드와 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 접속된 제1피모오스 트랜지스터와 제1엔모오스 트랜지스터로 구성되고 그들의 접속점이 상기 다이오드들의 접속점에 연결된 인버터를 구비하는 정전기 보호 장치에 있어서, 제1동작 전원(VH)과 제2동작 전원(VL)과의 사이에 직렬로 접속된 저항-콘덴서 회로, 제1동작 전원(VH)과 제2동작 전원(VL)의 사이에 사이리스터 접속된 피엔피형 트랜지스터, 엔피엔형 트랜지스터, 그리고 상기 피엔피형 트랜지스터의 베이스와 상기 엔피엔형 트랜지스터의 콜렉터와의 접속점과 제1동작 전원(VH)의 사이에 설치된 저항을 구비하는 사이리스터 회로 및 제1동작 전원(VH)과 제2동작 전원(VL)의 사이에 직렬로 접속된 제2피모오스 트랜지스터와 제1엔모오스 트랜지스터를 구비하며, 그의 입력단이 상기 저항-콘덴서 회로를 구성하는 저항과 콘덴서의 접속점에 접속되고, 그의 출력단이 상기 사이리스터 회로를 구성하는 피엔피형 트랜지스터의 콜렉터와 엔피엔형 트랜지스터의 베이스와의 접속점에 접속된 인버터를 더 구비함을 특징으로 하는 정전기 보호 장치.
  3. 제2항에 있어서, 상기 사이리스터 회로는 N-서브 스트레이트에 형성한 것을 특징으로 하는 정전기 보호 장치.
  4. 제1동작 전원(VH)과 그보다 낮은 제2동작 전원(VL)동작 전원과의 사이에 역방향으로 직렬 접속되며 그들의 접속점이 입력핀 혹은 출력핀에 접속된 두 개의 다이오드, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 접속된 제1피모오스 트랜지스터와 제1엔모오스 트랜지스터로 구성되며 그들의 접속점이 상기 다이오드들의 접속점에 연결된 인버터를 구비하는 정전기 보호 장치에 있어서, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 직렬로 접속된 콘덴서와 저항을 구비하는 콘덴서-저항 회로, 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 사이리스터 접속된 피엔피형 트랜지스터와 엔피엔형 트랜지스터, 그리고 상기 피엔피형 트랜지스터의 콜렉터와 상기 엔피엔형 트랜지스터의 베이스와의 접속점과 제2동작 전원(VL)의 사이에 설치된 저항을 구비하는 사이리스터 회로 및 제1동작 전원(VH)과 제2동작 전원(VL)동작 전원과의 사이에 직렬로 접속된 제2피모오스 트랜지스터와 제2엔모오스 트랜지스터로 구성되며, 그의 입력단이 상기 콘덴서-저항 회로를 구성하는 콘덴서와 저항과의 접속점에 접속되고, 그의 출력단이 상기 사이리스터 회로를 구성하는 피엔피형 트랜지스터의 베이스와 엔피엔형 트랜지스터의 클렉터와의 접속점에 연결된 인버터를 더 구비함을 특징으로 하는 정전기 보호 장치.
  5. 제4항에 있어서, 상기 사이리스터 회로는 P-서브 스트레이트에 형성한 것을 특징으로 하는 정전기 보호 장치.
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