JP3157377B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3157377B2 JP3157377B2 JP00644794A JP644794A JP3157377B2 JP 3157377 B2 JP3157377 B2 JP 3157377B2 JP 00644794 A JP00644794 A JP 00644794A JP 644794 A JP644794 A JP 644794A JP 3157377 B2 JP3157377 B2 JP 3157377B2
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- Japan
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- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、信号の入出力パッドと
ＧＮＤ間の静電破壊耐量を増大した半導体装置に関す
る。
ＧＮＤ間の静電破壊耐量を増大した半導体装置に関す
る。
【０００２】
【従来の技術】半導体集積回路においては、外部接続用
パッドに印加されたサ−ジ電圧による内部回路の破壊を
防止するために、何らかの静電破壊保護の対策を施すの
が通例である（特公昭５３−２１８３８号）。その主な
手段は、入力パッドに直列に抵抗を接続して、その抵抗
値と浮遊容量との時定数によりサ−ジ波形を滑らかにす
る、または入力パッドと電源電位との間に保護ダイオー
ドを接続し電源電位を越えるサ−ジ電圧が印加された場
合にそのサ−ジ電圧を電源電位に逃がす、という手法が
一般的である。
パッドに印加されたサ−ジ電圧による内部回路の破壊を
防止するために、何らかの静電破壊保護の対策を施すの
が通例である（特公昭５３−２１８３８号）。その主な
手段は、入力パッドに直列に抵抗を接続して、その抵抗
値と浮遊容量との時定数によりサ−ジ波形を滑らかにす
る、または入力パッドと電源電位との間に保護ダイオー
ドを接続し電源電位を越えるサ−ジ電圧が印加された場
合にそのサ−ジ電圧を電源電位に逃がす、という手法が
一般的である。
【０００３】図４に入力抵抗を挿入したバイポーラ型半
導体装置の断面図を示す。同図において、Ｐ型半導体基
板（１）の上に形成したＮ型エピタキシャル層をＰ型分
離領域（２）によって多数の島領域（３）を形成し、そ
の一つにＰ型抵抗領域（４）を形成して入力抵抗とす
る。入力抵抗を形成した島領域（３）にはＶＣＣ電位を
印加する。抵抗領域（４）の一端をアルミ電極により入
力パッドに接続し他端は内部回路、例えばＮＰＮトラン
ジスタのベース領域（５）に接続する。半導体基板
（１）へは、グランドパッドを分離領域にオ−ミックコ
ンタクトさせることにより接地電位を印加する。
導体装置の断面図を示す。同図において、Ｐ型半導体基
板（１）の上に形成したＮ型エピタキシャル層をＰ型分
離領域（２）によって多数の島領域（３）を形成し、そ
の一つにＰ型抵抗領域（４）を形成して入力抵抗とす
る。入力抵抗を形成した島領域（３）にはＶＣＣ電位を
印加する。抵抗領域（４）の一端をアルミ電極により入
力パッドに接続し他端は内部回路、例えばＮＰＮトラン
ジスタのベース領域（５）に接続する。半導体基板
（１）へは、グランドパッドを分離領域にオ−ミックコ
ンタクトさせることにより接地電位を印加する。
【０００４】この構成においては、抵抗領域（４）の抵
抗値がサ−ジ電流を制限して内部回路を保護する他、抵
抗領域（４）と島領域（３）とのＰＮ接合が実質的なダ
イオードＤになるので、電源電位ＶＣＣ以上のサ−ジ電
圧が印加された場合にダイオードＤがＯＮして電源電位
ＶＣＣ以上の電圧が内部回路に加わらないようにする、
という動作を行う。これらの動作に加え、サ−ジ電圧を
ＧＮＤ電位に放電する保護動作が以下の通り行われてい
ることが判明した。
抗値がサ−ジ電流を制限して内部回路を保護する他、抵
抗領域（４）と島領域（３）とのＰＮ接合が実質的なダ
イオードＤになるので、電源電位ＶＣＣ以上のサ−ジ電
圧が印加された場合にダイオードＤがＯＮして電源電位
ＶＣＣ以上の電圧が内部回路に加わらないようにする、
という動作を行う。これらの動作に加え、サ−ジ電圧を
ＧＮＤ電位に放電する保護動作が以下の通り行われてい
ることが判明した。
【０００５】即ち、抵抗領域（４）と島領域（３）との
ＰＮ接合はダイオードＤであると同時に分離領域をコレ
クタとする寄生トランジスタＱのベースエミッタ接合を
も形成する。等価回路を図５に示す。寄生トランジスタ
Ｑのエミッタは入力パッド（６）に、ベースは電源電位
ＶＣＣに接続され、コレクタはＧＮＤ電位に接続され
る。基板へのＧＮＤ電位の印加は、通常、ＧＮＤパッド
部分および意識した部分で行われており、入力パッドと
は近接していないので、入力抵抗とＧＮＤパッドとは比
較的離れている場合が多い。そのため、寄生トランジス
タＱのコレクタは比較的大きな値の基板抵抗Ｒ２を介し
てＧＮＤ電極に接続される。また、ベースにＶＣＣ電位
が印加されることから、内部回路（７）のＶＣＣ−ＧＮ
Ｄ間インピーダンスＲ１が寄生トランジスタＱのベース
コレクタ間に接続されることになる。さらに、内部回路
（７）のＶＣＣ−ＧＮＤ間容量、多くは島領域（３）が
ＶＣＣ電位につられている場合にその島領域（３）と分
離領域（４）または島領域（３）と基板（１）との間の
接合容量（図４にＣ１〜Ｃ３として示す）が寄生容量Ｃ
として寄生トランジスタＱのベースコレクタ間に接続さ
れている。 入力パッド（６）にサ−ジ電圧が印加され
ると、寄生トランジスタＱがＯＮしてサ−ジ電圧をＧＮ
Ｄ電位に放電する。この時抵抗Ｒ２が大きければ、この
トランジスタＱは飽和動作となり、サ−ジ電圧はＶＣＣ
−ＧＮＤ間の抵抗Ｒ１と容量Ｃとのインピーダンス（通
常は数百Ω程度）を介して放電される。抵抗Ｒ２が小さ
ければ、前記サ−ジ電圧は寄生トランスジタＱのコレク
タ電流としても放電される。
ＰＮ接合はダイオードＤであると同時に分離領域をコレ
クタとする寄生トランジスタＱのベースエミッタ接合を
も形成する。等価回路を図５に示す。寄生トランジスタ
Ｑのエミッタは入力パッド（６）に、ベースは電源電位
ＶＣＣに接続され、コレクタはＧＮＤ電位に接続され
る。基板へのＧＮＤ電位の印加は、通常、ＧＮＤパッド
部分および意識した部分で行われており、入力パッドと
は近接していないので、入力抵抗とＧＮＤパッドとは比
較的離れている場合が多い。そのため、寄生トランジス
タＱのコレクタは比較的大きな値の基板抵抗Ｒ２を介し
てＧＮＤ電極に接続される。また、ベースにＶＣＣ電位
が印加されることから、内部回路（７）のＶＣＣ−ＧＮ
Ｄ間インピーダンスＲ１が寄生トランジスタＱのベース
コレクタ間に接続されることになる。さらに、内部回路
（７）のＶＣＣ−ＧＮＤ間容量、多くは島領域（３）が
ＶＣＣ電位につられている場合にその島領域（３）と分
離領域（４）または島領域（３）と基板（１）との間の
接合容量（図４にＣ１〜Ｃ３として示す）が寄生容量Ｃ
として寄生トランジスタＱのベースコレクタ間に接続さ
れている。 入力パッド（６）にサ−ジ電圧が印加され
ると、寄生トランジスタＱがＯＮしてサ−ジ電圧をＧＮ
Ｄ電位に放電する。この時抵抗Ｒ２が大きければ、この
トランジスタＱは飽和動作となり、サ−ジ電圧はＶＣＣ
−ＧＮＤ間の抵抗Ｒ１と容量Ｃとのインピーダンス（通
常は数百Ω程度）を介して放電される。抵抗Ｒ２が小さ
ければ、前記サ−ジ電圧は寄生トランスジタＱのコレク
タ電流としても放電される。
【０００６】
【発明が解決しようとする課題】従来の半導体装置にあ
っては、上記したようにＶＣＣ−ＧＮＤ間の回路インピ
ーダンスＲ１と寄生容量Ｃとでサ−ジ電圧をＧＮＤ電位
まで放電するのであるが、近年はＩＣの低消費電流化が
進み、そのためＶＣＣ−ＧＮＤ間のインピーダンスＲ１
が増大する傾向にある。すると、上記した放電動作では
時定数が大きくなり過ぎて、放電する前に内部回路を破
壊してしまう欠点があった。
っては、上記したようにＶＣＣ−ＧＮＤ間の回路インピ
ーダンスＲ１と寄生容量Ｃとでサ−ジ電圧をＧＮＤ電位
まで放電するのであるが、近年はＩＣの低消費電流化が
進み、そのためＶＣＣ−ＧＮＤ間のインピーダンスＲ１
が増大する傾向にある。すると、上記した放電動作では
時定数が大きくなり過ぎて、放電する前に内部回路を破
壊してしまう欠点があった。
【０００７】
【課題を解決するための手段】本発明は上述した欠点に
鑑み成されたもので、入力抵抗または入力保護ダイオー
ドを構成するＰ型拡散領域の周囲のＰ型分離領域に、Ｇ
ＮＤ電極を設けたことを特徴とするものである。
鑑み成されたもので、入力抵抗または入力保護ダイオー
ドを構成するＰ型拡散領域の周囲のＰ型分離領域に、Ｇ
ＮＤ電極を設けたことを特徴とするものである。
【０００８】
【作用】本発明によれば、寄生トランジスタＱのコレク
タからＧＮＤ電極までの抵抗値が極めて小さくなるの
で、主に寄生トランジスタＱのコレクタ電流により放電
動作が行われる。
タからＧＮＤ電極までの抵抗値が極めて小さくなるの
で、主に寄生トランジスタＱのコレクタ電流により放電
動作が行われる。
【０００９】
【実施例】以下に本発明の実施例を説明する。図１と図
２は本発明の第１の実施例を説明するための断面図と平
面図である。Ｐ型半導体基板（１）の上に形成したＮ型
エピタキシャル層をＰ型分離領域（２）によって多数の
島領域（３）を形成し、その一つにＰ型抵抗領域（４）
を形成して入力抵抗とする。入力抵抗を形成した島領域
（３）にはコンタクト領域（８）を介してＶＣＣ電位を
印加する。抵抗領域（４）の一端をアルミ電極により入
力パッドに接続し他端は内部回路、例えばＮＰＮトラン
ジスタのベース領域（５）に接続する。半導体基板
（１）へは、グランドパッドを分離領域にオ−ミックコ
ンタクトさせることにより接地電位を印加する。そし
て、グランドパッドからアルミ電極を引き回して、抵抗
領域（４）を形成した島領域（３）に隣接する分離領域
（２）表面にもＧＮＤ電極（９）をコンタクトさせる。
（１０）はＧＮＤ電極（９）のコンタクトホール、（１
１）はＮＰＮトランジスタのエミッタ領域、（１２）は
コレクタコンタクト領域、（１３）は埋め込み層であ
る。
２は本発明の第１の実施例を説明するための断面図と平
面図である。Ｐ型半導体基板（１）の上に形成したＮ型
エピタキシャル層をＰ型分離領域（２）によって多数の
島領域（３）を形成し、その一つにＰ型抵抗領域（４）
を形成して入力抵抗とする。入力抵抗を形成した島領域
（３）にはコンタクト領域（８）を介してＶＣＣ電位を
印加する。抵抗領域（４）の一端をアルミ電極により入
力パッドに接続し他端は内部回路、例えばＮＰＮトラン
ジスタのベース領域（５）に接続する。半導体基板
（１）へは、グランドパッドを分離領域にオ−ミックコ
ンタクトさせることにより接地電位を印加する。そし
て、グランドパッドからアルミ電極を引き回して、抵抗
領域（４）を形成した島領域（３）に隣接する分離領域
（２）表面にもＧＮＤ電極（９）をコンタクトさせる。
（１０）はＧＮＤ電極（９）のコンタクトホール、（１
１）はＮＰＮトランジスタのエミッタ領域、（１２）は
コレクタコンタクト領域、（１３）は埋め込み層であ
る。
【００１０】入力抵抗を他の抵抗素子（１４）と同じ島
領域（３）に形成する場合、図２に示すように抵抗領域
（４）を分離領域（２）に隣接するように配置する。こ
うして、抵抗領域（４）をエミッタ、島領域（３）をベ
ース、分離領域（２）をコレクタとする寄生トランジス
タＱを構成する。入力パッド（６）にサ−ジ電圧が印加
されると、寄生トランジスタＱがＯＮしてサ−ジ電圧を
ＧＮＤ電位に放電する。本発明は分離領域（２）の表面
にＧＮＤ電極（９）を配置したので、寄生トランジスタ
Ｑのコレクタ抵抗（図４ずしＲ２）は従来のものより極
めて小さい。従って、ＶＣＣ−ＧＮＤ間のインピーダン
スＲ１が大きなＩＣであっても、寄生トランジスタＱの
コレクタ電流によって、サ−ジ電圧を接地電位に放電で
きるのである。
領域（３）に形成する場合、図２に示すように抵抗領域
（４）を分離領域（２）に隣接するように配置する。こ
うして、抵抗領域（４）をエミッタ、島領域（３）をベ
ース、分離領域（２）をコレクタとする寄生トランジス
タＱを構成する。入力パッド（６）にサ−ジ電圧が印加
されると、寄生トランジスタＱがＯＮしてサ−ジ電圧を
ＧＮＤ電位に放電する。本発明は分離領域（２）の表面
にＧＮＤ電極（９）を配置したので、寄生トランジスタ
Ｑのコレクタ抵抗（図４ずしＲ２）は従来のものより極
めて小さい。従って、ＶＣＣ−ＧＮＤ間のインピーダン
スＲ１が大きなＩＣであっても、寄生トランジスタＱの
コレクタ電流によって、サ−ジ電圧を接地電位に放電で
きるのである。
【００１１】図３は本発明の第２の実施例を示す断面図
である。島領域（３）の表面にＰ型アノ−ド領域（１
４）を形成し、アノ−ド領域（１４）と島領域（３）と
で形成される保護ダイオードを入力パッド（６）とＶＣ
Ｃ電位との間に接続したものである。この例でも、アノ
−ド領域（１４）を形成した島領域（３）の周囲に近接
させてＧＮＤ電極（９）を配置する。これによって、寄
生トランジスタＱのコレクタ抵抗を減じ、サ−ジ電圧の
放電を容易ならしめている。
である。島領域（３）の表面にＰ型アノ−ド領域（１
４）を形成し、アノ−ド領域（１４）と島領域（３）と
で形成される保護ダイオードを入力パッド（６）とＶＣ
Ｃ電位との間に接続したものである。この例でも、アノ
−ド領域（１４）を形成した島領域（３）の周囲に近接
させてＧＮＤ電極（９）を配置する。これによって、寄
生トランジスタＱのコレクタ抵抗を減じ、サ−ジ電圧の
放電を容易ならしめている。
【００１２】
【発明の効果】以上に説明したとおり、本発明はＧＮＤ
電極（９）を配置することにより寄生トランジスタＱの
コレクタ抵抗を減じものである。よって、サ−ジ電圧を
効果的にＧＮＤ電位に放電することができ、内部回路
（７）を静電破壊から保護できるものである。
電極（９）を配置することにより寄生トランジスタＱの
コレクタ抵抗を減じものである。よって、サ−ジ電圧を
効果的にＧＮＤ電位に放電することができ、内部回路
（７）を静電破壊から保護できるものである。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための平面図である。
【図３】本発明の第２の実施例を説明するための断面図
である。
である。
【図４】従来例を説明するための断面図である。
【図５】従来例を説明するための回路図である。
Claims (2)
- 【請求項１】 一導電型の半導体基板と、該基板の上に
形成した逆導電型のエピタキシャル層と、該エピタキシ
ャル層を貫通する一導電型の分離領域と、該分離領域に
より島状に形成された複数の島領域と、入力抵抗を構成
する前記島領域の表面に形成した一導電型の抵抗領域
と、前記抵抗領域を形成した島領域に電源電位を印加す
る手段と、前記抵抗領域の一端と入力端子とを接続する
手段と、前記入力抵抗の他端と内部回路とを接続する手
段と、前記抵抗領域を形成した島領域の周囲の分離領域
にコンタクトして接地電位を印加する手段とを具備し、 前記抵抗領域が延在する長手方向に対して、前記接地電
位を印加する手段のコンタクトホールが略平行に延在す
る事を 特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板と、該基板の上に
形成した逆導電型のエピタキシャル層と、該エピタキシ
ャル層を貫通する一導電型の分離領域と、該分離領域に
より島状に形成された複数の島領域と、該島領域とのＰ
Ｎ接合で保護ダイオ−ドを構成する前記島領域の表面に
形成した一導電型の拡散領域と、前記拡散領域を形成し
た島領域に電源電位を印加する手段と、前記拡散領域と
入力端子および前記拡散領域と内部回路とを接続する手
段と、前記拡散領域を形成した島領域の周囲の分離領域
にコンタクトして接地電位を印加する手段とを具備し、 前記拡散領域が延在する長手方向に対して、前記接地電
位を印加する手段のコンタクトホールが略平行に延在す
る事を 特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00644794A JP3157377B2 (ja) | 1994-01-25 | 1994-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00644794A JP3157377B2 (ja) | 1994-01-25 | 1994-01-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07211872A JPH07211872A (ja) | 1995-08-11 |
| JP3157377B2 true JP3157377B2 (ja) | 2001-04-16 |
Family
ID=11638680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00644794A Expired - Fee Related JP3157377B2 (ja) | 1994-01-25 | 1994-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3157377B2 (ja) |
-
1994
- 1994-01-25 JP JP00644794A patent/JP3157377B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07211872A (ja) | 1995-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |