JPH0521721A - 半導体装置のゲート保護装置 - Google Patents
半導体装置のゲート保護装置Info
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- JPH0521721A JPH0521721A JP3197039A JP19703991A JPH0521721A JP H0521721 A JPH0521721 A JP H0521721A JP 3197039 A JP3197039 A JP 3197039A JP 19703991 A JP19703991 A JP 19703991A JP H0521721 A JPH0521721 A JP H0521721A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 半導体装置の静電気による破壊を防止するゲ
ート保護装置を面積を要することなく、入力数の多い集
積回路やパワーＩＣにも容易に適用できるものとする。 【構成】 ゲート保護用ツエナダイオードを、絶縁物上
に形成されたＮ+ 領域１２１の中に多数のセル状に分割
したＰ+ 領域１２２を配置して形成し、隣接するセルを
互い違いにゲートパッド１１６とソース配線１１７の２
層配線に接続した。単位面積あたりのＰＮ接合の周辺長
さが大きく取れパッキング密度が増加して面積を要しな
い。
ート保護装置を面積を要することなく、入力数の多い集
積回路やパワーＩＣにも容易に適用できるものとする。 【構成】 ゲート保護用ツエナダイオードを、絶縁物上
に形成されたＮ+ 領域１２１の中に多数のセル状に分割
したＰ+ 領域１２２を配置して形成し、隣接するセルを
互い違いにゲートパッド１１６とソース配線１１７の２
層配線に接続した。単位面積あたりのＰＮ接合の周辺長
さが大きく取れパッキング密度が増加して面積を要しな
い。
Description
【０００１】
【産業上の利用分野】本発明は主としてＭＯＳ形半導体
装置の静電気による破壊を防止するゲート保護装置に関
する。
装置の静電気による破壊を防止するゲート保護装置に関
する。
【０００２】
【従来の技術】ＭＯＳ形半導体装置は、そのゲートが通
常数１０〜数１００オングストロームの薄いＳｉＯ2 膜
でできていることから、静電気や過大電圧で破壊しやす
い。このためＭＯＳ形半導体を形成した同一チツプ内
に、ゲート保護回路を集積して破壊を防止する試みがな
されている。このような従来の保護装置として、縦型Ｍ
ＯＳＦＥＴについて例えば特開５８−２５２６４に開示
されたものがある。このような縦型ＭＯＳＦＥＴでは半
導体基板がドレインとして使われるので、バルク中にゲ
ート保護回路を集積することが難しい。
常数１０〜数１００オングストロームの薄いＳｉＯ2 膜
でできていることから、静電気や過大電圧で破壊しやす
い。このためＭＯＳ形半導体を形成した同一チツプ内
に、ゲート保護回路を集積して破壊を防止する試みがな
されている。このような従来の保護装置として、縦型Ｍ
ＯＳＦＥＴについて例えば特開５８−２５２６４に開示
されたものがある。このような縦型ＭＯＳＦＥＴでは半
導体基板がドレインとして使われるので、バルク中にゲ
ート保護回路を集積することが難しい。
【０００３】そのため従来例では図６、図７および図８
に示すように、ＭＯＳＦＥＴ１を形成した半導体チップ
３の絶縁膜上にポリシリコンでリング状のツエナダイオ
ード５が形成され、ＭＯＳＦＥＴ１のゲートＧとソース
Ｓ間に接続される。リング状ツエナダイオード５は、と
くに図６に示されるようにチップ３の周囲に張り巡らさ
れるので、大きなＰＮ接合長になり、ゲートＧのＳｉＯ
2 膜の静電気破壊防止に大きな効果を発揮する。
に示すように、ＭＯＳＦＥＴ１を形成した半導体チップ
３の絶縁膜上にポリシリコンでリング状のツエナダイオ
ード５が形成され、ＭＯＳＦＥＴ１のゲートＧとソース
Ｓ間に接続される。リング状ツエナダイオード５は、と
くに図６に示されるようにチップ３の周囲に張り巡らさ
れるので、大きなＰＮ接合長になり、ゲートＧのＳｉＯ
2 膜の静電気破壊防止に大きな効果を発揮する。
【０００４】この他、図９に示されるように、ゲートＧ
用パッド６の周囲にポリシリコンのリング状ツエナダイ
オード５を設けたものもある。
用パッド６の周囲にポリシリコンのリング状ツエナダイ
オード５を設けたものもある。
【０００５】一方、集積回路やパワーＩＣでは、図１０
に示すような保護抵抗７Ａ（７Ｂ）とダイオード８Ａ
（８Ｂ）を組み合わせた保護装置がＭＯＳＦＥＴ１Ａ
（１Ｂ）のゲートに接続されている。保護抵抗７Ａ（７
Ｂ）としてはポリシリコンを用いるほか図１１に示すよ
うな拡散抵抗も使われる。
に示すような保護抵抗７Ａ（７Ｂ）とダイオード８Ａ
（８Ｂ）を組み合わせた保護装置がＭＯＳＦＥＴ１Ａ
（１Ｂ）のゲートに接続されている。保護抵抗７Ａ（７
Ｂ）としてはポリシリコンを用いるほか図１１に示すよ
うな拡散抵抗も使われる。
【０００６】
【発明が解決しようとする課題】しかしながらポリシリ
コンでリング状ツエナダイオードを形成するものは、ポ
リシリコンツエナダイオードのＰＮ接合長さを大きく確
保しないと効果が薄いため、相当の面積を要するという
欠点がある。そのため入力数の多い集積回路やパワーＩ
Ｃには不向きであった。
コンでリング状ツエナダイオードを形成するものは、ポ
リシリコンツエナダイオードのＰＮ接合長さを大きく確
保しないと効果が薄いため、相当の面積を要するという
欠点がある。そのため入力数の多い集積回路やパワーＩ
Ｃには不向きであった。
【０００７】また拡散抵抗を使ったものは、通常の動作
時の過大電圧を保護抵抗７Ａ（７Ｂ）やダイオード８Ａ
（８Ｂ）を通して電源またはグランドへバイパスさせる
ため、順バイアスされたこれらのダイオード８Ａ（８
Ｂ）から少数キャリアが半導体基板１０中に注入され、
ラッチアップや誤動作を引きおこすという問題があっ
た。またチップの搬送時やプリント基板への組み付け作
業の際に静電気で壊れ易かった。
時の過大電圧を保護抵抗７Ａ（７Ｂ）やダイオード８Ａ
（８Ｂ）を通して電源またはグランドへバイパスさせる
ため、順バイアスされたこれらのダイオード８Ａ（８
Ｂ）から少数キャリアが半導体基板１０中に注入され、
ラッチアップや誤動作を引きおこすという問題があっ
た。またチップの搬送時やプリント基板への組み付け作
業の際に静電気で壊れ易かった。
【０００８】すなわちより具体的に説明すると、図１０
に示すように人や組み立て・搬送機械など外部の帯電物
Ｃが集積回路やパワーＩＣに接触すると、最初に触れた
２本のリードフレームを通って、静電気がパッド６Ａか
ら保護抵抗７Ａ、電源ＶＤＤを経由して保護抵抗７Ｂか
らパッド６Ｂへと流れ、抵抗７Ｂ部に生成する拡散ダイ
オードにはその際逆方向電圧がかかるため拡散ダイオー
ドが破壊され易い。また該拡散ダイオードが高抵抗の半
導体基板１０に形成されるため、半導体基板１０のシリ
ーズ抵抗の影響で電圧クランプ効果が薄れ、内部のＭＯ
ＳＦＥＴ１Ａ、１Ｂを適切に保護できないという問題が
あった。
に示すように人や組み立て・搬送機械など外部の帯電物
Ｃが集積回路やパワーＩＣに接触すると、最初に触れた
２本のリードフレームを通って、静電気がパッド６Ａか
ら保護抵抗７Ａ、電源ＶＤＤを経由して保護抵抗７Ｂか
らパッド６Ｂへと流れ、抵抗７Ｂ部に生成する拡散ダイ
オードにはその際逆方向電圧がかかるため拡散ダイオー
ドが破壊され易い。また該拡散ダイオードが高抵抗の半
導体基板１０に形成されるため、半導体基板１０のシリ
ーズ抵抗の影響で電圧クランプ効果が薄れ、内部のＭＯ
ＳＦＥＴ１Ａ、１Ｂを適切に保護できないという問題が
あった。
【０００９】なお、絶縁膜上に形成したポリシリコン抵
抗を使うものは、寄生効果による誤動作防止には効果的
であるが、保護回路の内部インピーダンスがあるためパ
ッドから内部配線への放電破壊が起こりやすいという欠
点がある。これを避けるには配線間隔を充分に離さねば
ならず、チップ面積がやはり増加してしまうという問題
がある。
抗を使うものは、寄生効果による誤動作防止には効果的
であるが、保護回路の内部インピーダンスがあるためパ
ッドから内部配線への放電破壊が起こりやすいという欠
点がある。これを避けるには配線間隔を充分に離さねば
ならず、チップ面積がやはり増加してしまうという問題
がある。
【００１０】したがってこの発明は、上記のような従来
の問題点に着目して、大面積を要することなく、入力数
の多い集積回路やパワーＩＣにも容易に適用でき、しか
も静電気破壊に強い保護装置を提供することを目的とす
る。
の問題点に着目して、大面積を要することなく、入力数
の多い集積回路やパワーＩＣにも容易に適用でき、しか
も静電気破壊に強い保護装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明は半導体素子が形
成されたチップ上で、前記半導体素子のゲート配線系統
にツエナダイオードを接続したゲート保護装置であっ
て、前記ツエナダイオードは絶縁物上に形成された第一
導電型の半導体薄膜中にセル状に分割した第二導電型の
領域群が配置されて形成された半導体装置のゲート保護
装置とした。
成されたチップ上で、前記半導体素子のゲート配線系統
にツエナダイオードを接続したゲート保護装置であっ
て、前記ツエナダイオードは絶縁物上に形成された第一
導電型の半導体薄膜中にセル状に分割した第二導電型の
領域群が配置されて形成された半導体装置のゲート保護
装置とした。
【００１２】
【作用】これによりツエナダイオードにおけるＰＮ接合
のパッキング密度を増加することができ、面積を要する
ことなく、静電気による破壊や誤動作の防止ができる。
のパッキング密度を増加することができ、面積を要する
ことなく、静電気による破壊や誤動作の防止ができる。
【００１３】
【実施例】図１は本発明をパワーＭＯＳに適用した実施
例を示す。このパワーＭＯＳはラテラルＤＭＯＳＦＥＴ
（以後ＬＤＭＯＳと呼ぶ）構造になっており、出力用素
子としてチップの表面からソースＳおよびドレインＤの
配線を取り出すようにしている。
例を示す。このパワーＭＯＳはラテラルＤＭＯＳＦＥＴ
（以後ＬＤＭＯＳと呼ぶ）構造になっており、出力用素
子としてチップの表面からソースＳおよびドレインＤの
配線を取り出すようにしている。
【００１４】すなわちＮ型半導体基板１０１上、あるい
はアイソレーションされたＮ型領域、にＰ型チャネル領
域１０５、Ｎ型のソース領域１０７、ゲート１０６およ
びドレイン拡散層１０９を設けてＬＤＭＯＳ１００が形
成されている。ソース配線１１７とドレイン配線１１９
は、それ自体で形成するかあるいは別途設けられるボン
ディングパッド（以下、パッドという）を介して、すべ
て表面から取り出され、２層配線をもつ多層構造となっ
ている。
はアイソレーションされたＮ型領域、にＰ型チャネル領
域１０５、Ｎ型のソース領域１０７、ゲート１０６およ
びドレイン拡散層１０９を設けてＬＤＭＯＳ１００が形
成されている。ソース配線１１７とドレイン配線１１９
は、それ自体で形成するかあるいは別途設けられるボン
ディングパッド（以下、パッドという）を介して、すべ
て表面から取り出され、２層配線をもつ多層構造となっ
ている。
【００１５】ゲート保護用のポリシリコンツエナダイオ
ード１２０はゲートパッド１１６の下に形成されてお
り、絶縁膜１０２、１０３、１０４によって、他の配線
や半導体基板１０１から電気的に分離されている。な
お、１１０はガードリングである。
ード１２０はゲートパッド１１６の下に形成されてお
り、絶縁膜１０２、１０３、１０４によって、他の配線
や半導体基板１０１から電気的に分離されている。な
お、１１０はガードリングである。
【００１６】ゲートパッド１１６の部分を図２および図
３により説明すると、第一導電形としてのＮ+ 領域１２
１の中に多数のセル状の第二導電形Ｐ+ 領域１２２がパ
ッキング密度を大きくして規則的に配置されて平面ポリ
シリコンツエナダイオードが形成されている。
３により説明すると、第一導電形としてのＮ+ 領域１２
１の中に多数のセル状の第二導電形Ｐ+ 領域１２２がパ
ッキング密度を大きくして規則的に配置されて平面ポリ
シリコンツエナダイオードが形成されている。
【００１７】ここではＰＮＰ型の双方向のツエナダイオ
ードとして用いる場合の配線が形成される。すなわち、
アルミのソース配線１１７とゲートパッド１１６へは、
セル状Ｐ+ 型領域１２２に互い違いにコンタクトするよ
うにソース１１７と接続する第１コンタクト窓１２７、
ゲートパッド１１６と接続する第２コンタクト窓１２６
が設けられている。
ードとして用いる場合の配線が形成される。すなわち、
アルミのソース配線１１７とゲートパッド１１６へは、
セル状Ｐ+ 型領域１２２に互い違いにコンタクトするよ
うにソース１１７と接続する第１コンタクト窓１２７、
ゲートパッド１１６と接続する第２コンタクト窓１２６
が設けられている。
【００１８】ここに形成されるポリシリコンツエナダイ
オード１２０の特性自体は従来のものと同様にして決定
されるから、Ｐ+ 、Ｎ+ 領域の各不純物濃度については
必要とするツエナ電圧に応じて選定される。これらにつ
いては前述の従来例も参考にすることができる。
オード１２０の特性自体は従来のものと同様にして決定
されるから、Ｐ+ 、Ｎ+ 領域の各不純物濃度については
必要とするツエナ電圧に応じて選定される。これらにつ
いては前述の従来例も参考にすることができる。
【００１９】上記の実施例ではＰ+ 型領域１２２のセル
形状を四角形としたがこれに限定されず、６角形ハニカ
ム形なども採用することができる。さらに実施例ではポ
リシリコンを用いたものを示したが、ＰＮ接合を形成で
きる半導体薄膜であれば、他の材料によってもこの発明
を適用することができる。
形状を四角形としたがこれに限定されず、６角形ハニカ
ム形なども採用することができる。さらに実施例ではポ
リシリコンを用いたものを示したが、ＰＮ接合を形成で
きる半導体薄膜であれば、他の材料によってもこの発明
を適用することができる。
【００２０】以上の構成により、ゲート１０６のライン
に入った静電気や過大電圧は前記双方向のポリシリコン
ツエナダイオード１２０で所定の低電圧になるようにク
ランプされ、ＬＤＭＯＳ１００のゲートを形成するＳｉ
Ｏ2 膜１０８は電圧破壊から保護される。
に入った静電気や過大電圧は前記双方向のポリシリコン
ツエナダイオード１２０で所定の低電圧になるようにク
ランプされ、ＬＤＭＯＳ１００のゲートを形成するＳｉ
Ｏ2 膜１０８は電圧破壊から保護される。
【００２１】この際双方向のツエナダイオード１２０を
多数のセルに分割しているので、単位面積あたりのＰＮ
接合の周辺長さをきわめて大きく確保することができ
る。例えばＰ+ 型領域１２２のセルサイズを７μｍ角、
Ｐ+ 型領域１２２間の間隔を３μｍとすると、１ｍｍ2
あたりのＰＮ接合周辺長さはＷ＝２８０ｍｍとなる。同
サイズの従来例では１１８ｍｍ程度であるから２倍以上
の周辺長さが確保されることがわかる。
多数のセルに分割しているので、単位面積あたりのＰＮ
接合の周辺長さをきわめて大きく確保することができ
る。例えばＰ+ 型領域１２２のセルサイズを７μｍ角、
Ｐ+ 型領域１２２間の間隔を３μｍとすると、１ｍｍ2
あたりのＰＮ接合周辺長さはＷ＝２８０ｍｍとなる。同
サイズの従来例では１１８ｍｍ程度であるから２倍以上
の周辺長さが確保されることがわかる。
【００２２】さらにこの周辺長さの増大と２層配線構造
による電極引き出しによって、シリーズ抵抗も小さくな
るのでクランピング効果が向上して、ＬＤＭＯＳ１００
のゲート１０６のＳｉＯ2 膜１０８にかかる電圧をさら
に低下させることができる。
による電極引き出しによって、シリーズ抵抗も小さくな
るのでクランピング効果が向上して、ＬＤＭＯＳ１００
のゲート１０６のＳｉＯ2 膜１０８にかかる電圧をさら
に低下させることができる。
【００２３】このように、従来例に比較して大きな静電
気耐量が得られるとともに、保護装置がボンディングパ
ッド下の全面にわたって形成することができるので、チ
ップ面積を小さくすることができるという優れた効果が
ある。
気耐量が得られるとともに、保護装置がボンディングパ
ッド下の全面にわたって形成することができるので、チ
ップ面積を小さくすることができるという優れた効果が
ある。
【００２４】図４は、上記した保護装置をパワーＩＣや
集積回路の入力部に適用した例を示す。内部回路１３４
の各入力ゲートパッド１３６毎に双方向のポリシリコン
ツエナダイオード１３０が設けられ、これらのダイオー
ド１３０は共通配線１３８に接続されている。この双方
向のポリシリコンツエナダイオード１３０は、内部回路
１３４のゲート耐圧よりも充分に低く、かつ動作時電源
電圧よりもやや大きいツエナ電圧をもたせて、それぞれ
が前述した構造で形成されている。そして共通配線１３
８はグランドパッド１３９に接続されている。１４０は
出力パッドである。
集積回路の入力部に適用した例を示す。内部回路１３４
の各入力ゲートパッド１３６毎に双方向のポリシリコン
ツエナダイオード１３０が設けられ、これらのダイオー
ド１３０は共通配線１３８に接続されている。この双方
向のポリシリコンツエナダイオード１３０は、内部回路
１３４のゲート耐圧よりも充分に低く、かつ動作時電源
電圧よりもやや大きいツエナ電圧をもたせて、それぞれ
が前述した構造で形成されている。そして共通配線１３
８はグランドパッド１３９に接続されている。１４０は
出力パッドである。
【００２５】この構成によれば何れかのゲートパッド１
３６間に静電気が入っても、図５に等価回路を示すよう
に大部分の静電気は双方向のツエナダイオード１３０と
共通配線１３８を通って流れるだけで、内部回路１３４
への放電が避けられるため保護効果が高い。また通常動
作時の過大電圧に対しても確実に低電圧にクランプする
とともに、半導体基板へ電流を流すこともないので誤動
作の恐れがない。
３６間に静電気が入っても、図５に等価回路を示すよう
に大部分の静電気は双方向のツエナダイオード１３０と
共通配線１３８を通って流れるだけで、内部回路１３４
への放電が避けられるため保護効果が高い。また通常動
作時の過大電圧に対しても確実に低電圧にクランプする
とともに、半導体基板へ電流を流すこともないので誤動
作の恐れがない。
【００２６】そして前述のようにパッド下に形成した構
造であるから、適用にあたって追加的な面積を必要とし
ない利点を保有する。
造であるから、適用にあたって追加的な面積を必要とし
ない利点を保有する。
【００２７】
【発明の効果】以上のようにこの発明によれば、半導体
膜中にツエナダイオードをセル分割して形成したので、
ＰＮ接合のパッキング密度を増加し面積を要することな
く、静電気による破壊や誤動作の防止が達成されるゲー
ト保護装置が得られる効果がある。
膜中にツエナダイオードをセル分割して形成したので、
ＰＮ接合のパッキング密度を増加し面積を要することな
く、静電気による破壊や誤動作の防止が達成されるゲー
ト保護装置が得られる効果がある。
【００２８】さらには入力ライン毎にパッドの下に上記
ツエナダイオードを形成するとともに、互いに配線を接
続したので内部回路への静電気放電に対する保護効果が
高い。またこの際共通配線を利用することができること
とともに、上記のように面積を要しないことから入力数
の多い集積回路やパワーＩＣに容易に適用することがで
きる。
ツエナダイオードを形成するとともに、互いに配線を接
続したので内部回路への静電気放電に対する保護効果が
高い。またこの際共通配線を利用することができること
とともに、上記のように面積を要しないことから入力数
の多い集積回路やパワーＩＣに容易に適用することがで
きる。
【００２９】なお本発明は従来の各種入力保護装置の適
用を制限するものではなく、内部回路にそれら保護装置
を組み合わせることでより一層の効果が発揮される。
用を制限するものではなく、内部回路にそれら保護装置
を組み合わせることでより一層の効果が発揮される。
【図１】本発明の実施例を示す断面図である。
【図２】入力パッド部に適用した実施例を示す一部破断
平面図である。
平面図である。
【図３】図２のＸーＸ断面図である。
【図４】集積回路に適用した実施例を示す図である。
【図５】図４の等価回路を示す図である。
【図６】従来のゲート保護回路を示す図である。
【図７】従来例を示すチップ平面図である。
【図８】図７のＹ部拡大図である。
【図９】他の従来例を示すチップ平面図である。
【図１０】ゲート保護回路の他の従来例を示す図であ
る。
る。
【図１１】他の従来例を示す断面図である。
１００ ラテラルＤＭＯＳＦＥＴ
１０１ Ｎ型半導体基板
１０２、１０３、１０４ 絶縁膜
１０５ チャンネル領域
１０６ ゲート
１０７ ソース領域
１０８ ゲート絶縁膜
１０９ ドレイン拡散層
１１６ ゲートパッド
１１７ ソース配線
１１９ ドレイン配線
１２０ ポリシリコンツエナダイオード
１２１ Ｎ領域
１２２ セル状Ｐ+ 領域
１２６ 第２コンタクト
１２７ 第１コンタクト
Claims (4)
- 【請求項１】半導体素子が形成されたチップ上で、前記
半導体素子のゲート配線系統にツエナダイオードを接続
したゲート保護装置であって、前記ツエナダイオードは
絶縁物上に形成された第一導電型の半導体薄膜中にセル
状に分割した第二導電型の領域群が配置されて形成され
ていることを特徴とする半導体装置のゲート保護装置。 - 【請求項２】前記第二導電型の領域群の隣接するセルの
一方が第一の配線に接続され、他方が第二の配線に接続
されるとともに、該第二の配線は絶縁膜を介して第一の
配線の上に設けられて、多層構造に形成されていること
を特徴とする請求項１記載の半導体装置のゲート保護装
置。 - 【請求項３】前記第二の配線がボンディングパッドを形
成していることを特徴とする請求項２記載の半導体装置
のゲート保護装置。 - 【請求項４】半導体素子が形成され複数のボンディング
パッドが設けられたチップ上で、各ボンディングパッド
の下に位置して絶縁物上に第一導電型の半導体薄膜が形
成され、該薄膜中にセル状に分割した第二導電型の領域
群が配置されてツエナダイオードが形成されており、前
記各ボンディングパッドの下には絶縁膜を介して配線が
設けられ、前記第二導電型の領域群の隣接するセルの一
方が対応するボンディングパッドに接続され、他方が前
記配線に接続されるとともに、該配線は前記複数のボン
ディングパッドにわたって互いに接続されていることを
特徴とする半導体装置のゲート保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197039A JP2906749B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置のゲート保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197039A JP2906749B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置のゲート保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521721A true JPH0521721A (ja) | 1993-01-29 |
| JP2906749B2 JP2906749B2 (ja) | 1999-06-21 |
Family
ID=16367712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197039A Expired - Fee Related JP2906749B2 (ja) | 1991-07-11 | 1991-07-11 | 半導体装置のゲート保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906749B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736779A (en) * | 1995-07-31 | 1998-04-07 | Nec Corporation | Semiconductor device with Zener diode for gate protection, and method for fabricating the same |
| WO2001067520A1 (en) * | 2000-03-06 | 2001-09-13 | Rohm Co., Ltd. | Semiconductor device |
| WO2002078091A2 (en) * | 2001-03-23 | 2002-10-03 | Koninklijke Philips Electronics N.V. | Field effect transistor structure and method of manufacture |
| JP2007035796A (ja) * | 2005-07-25 | 2007-02-08 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| ITVI20110246A1 (it) * | 2011-09-14 | 2013-03-15 | St Microelectronics Srl | Transistore ad alta tensione |
| JP2018048438A (ja) * | 2012-03-20 | 2018-03-29 | ディーエスエム アイピー アセッツ ビー．ブイ． | ポリオレフィン繊維 |
| CN111710729A (zh) * | 2020-07-28 | 2020-09-25 | 杰华特微电子（杭州）有限公司 | 齐纳二极管及其制造方法 |
| DE102015105638B4 (de) * | 2014-04-14 | 2021-04-22 | Infineon Technologies Dresden Gmbh | Halbleitervorrichtung mit elektrostatischer Entladungsschutzstruktur |
-
1991
- 1991-07-11 JP JP3197039A patent/JP2906749B2/ja not_active Expired - Fee Related
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| WO2002078091A3 (en) * | 2001-03-23 | 2003-05-30 | Koninkl Philips Electronics Nv | Field effect transistor structure and method of manufacture |
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| CN111710729A (zh) * | 2020-07-28 | 2020-09-25 | 杰华特微电子（杭州）有限公司 | 齐纳二极管及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906749B2 (ja) | 1999-06-21 |
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