JPS5879743A - モノリシツク集積回路 - Google Patents
モノリシツク集積回路Info
- Publication number
- JPS5879743A JPS5879743A JP17750581A JP17750581A JPS5879743A JP S5879743 A JPS5879743 A JP S5879743A JP 17750581 A JP17750581 A JP 17750581A JP 17750581 A JP17750581 A JP 17750581A JP S5879743 A JPS5879743 A JP S5879743A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- emitter
- transistor
- area
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサージ破壊防止用の保護トランジスタを有する
モノリシック集積回路（以下ＩＣという）に関する。
モノリシック集積回路（以下ＩＣという）に関する。
一般にトランジスタをはじめＩＣなどの半導体装置の信
頼度を考えるときにサージ破壊による故障が最も重要な
問題となる。特にＩＣにおいては例えば実装中に治具及
び人体等に帯電した静電気がＩＣと接触しＩＣの端子間
を通して放電して内部素子を破壊に至らしめるいわゆる
静電破壊が問題となる。この静電破壊はＩＣチップの組
立てなど製造工程中でも生じるので製品の歩留りを上げ
るうえからも大きな問題である。しかも、近時における
ＩＣの高密度化、大容量化に伴う微細化の進展、ならび
にＩＣの用途の多様化による使用環境の機軸化はより一
層この静電破壊防止対策を重要なものとしている。
頼度を考えるときにサージ破壊による故障が最も重要な
問題となる。特にＩＣにおいては例えば実装中に治具及
び人体等に帯電した静電気がＩＣと接触しＩＣの端子間
を通して放電して内部素子を破壊に至らしめるいわゆる
静電破壊が問題となる。この静電破壊はＩＣチップの組
立てなど製造工程中でも生じるので製品の歩留りを上げ
るうえからも大きな問題である。しかも、近時における
ＩＣの高密度化、大容量化に伴う微細化の進展、ならび
にＩＣの用途の多様化による使用環境の機軸化はより一
層この静電破壊防止対策を重要なものとしている。
従来この静電破壊防止対策としては、係挿素子としてＩ
Ｃの入力端子に直列に抵抗を挿入する、並列にダイオー
ドを挿入する、ダイオードと抵抗を組合せて挿入するな
どの方法が良く知られている。これらの回路では入力端
子に加わる静電エネルギをダイオードの逆方向ブレーク
ダウン特性を利用してバイパスさせて保験回路としてい
るが、このダイオードのブレークダウン電圧が低いとき
はダイオード自体が破壊するとか、反対に大き過ぎると
きには（例えばトランジスタのコレクターベース間ブレ
ークダウンＢＶｃｍｃｍ性利用）バイパス効果が不十分
でＩＣを破壊してしまうとか、又抵抗のみでは本来の信
号の減衰もあり、あまり大きな抵抗は入れられず静電エ
ネルギの抑制は十分できないとか、必ずしも十分なもの
とは言えない。
Ｃの入力端子に直列に抵抗を挿入する、並列にダイオー
ドを挿入する、ダイオードと抵抗を組合せて挿入するな
どの方法が良く知られている。これらの回路では入力端
子に加わる静電エネルギをダイオードの逆方向ブレーク
ダウン特性を利用してバイパスさせて保験回路としてい
るが、このダイオードのブレークダウン電圧が低いとき
はダイオード自体が破壊するとか、反対に大き過ぎると
きには（例えばトランジスタのコレクターベース間ブレ
ークダウンＢＶｃｍｃｍ性利用）バイパス効果が不十分
でＩＣを破壊してしまうとか、又抵抗のみでは本来の信
号の減衰もあり、あまり大きな抵抗は入れられず静電エ
ネルギの抑制は十分できないとか、必ずしも十分なもの
とは言えない。
そこでこれらに替る優れた静電破壊防止対策として、ト
ランジスタを保護素子として用いたモノリシック集積回
路が知られている。
ランジスタを保護素子として用いたモノリシック集積回
路が知られている。
第１図（ａ） （ｂ）はその回路図を例示したものであ
る。
る。
論理ＩＣＩの外部入力端子２と論理回路３内部入力端７
４間に、保護トランジスタＱ１が、コレクタが入力４子
２（入力端７４）に接続され、エミッタが１源漏子５（
ここでは接地されている。）に接続され、ベースが開放
（同図（ａ））あるいは抵抗Ｒ１（抵抗値として数１０
０Ω〜数１０にΩのもの９を通し【エミッタに接続され
て（同図（ｂ）Ｊ挿入されている。なお、ダイオードＤ
、はＩＣの場合Ｑ１のコレクタと基板間の接合により必
然的に形成されるものを示しである。
４間に、保護トランジスタＱ１が、コレクタが入力４子
２（入力端７４）に接続され、エミッタが１源漏子５（
ここでは接地されている。）に接続され、ベースが開放
（同図（ａ））あるいは抵抗Ｒ１（抵抗値として数１０
０Ω〜数１０にΩのもの９を通し【エミッタに接続され
て（同図（ｂ）Ｊ挿入されている。なお、ダイオードＤ
、はＩＣの場合Ｑ１のコレクタと基板間の接合により必
然的に形成されるものを示しである。
この回路は保護トランジスタＱ、のベース開放の場合の
コレクタ − エミッタ間ブレークダウン特性（いわゆ
るＢＶＣＩＯ）、あるいはベース−エミッタ間に抵抗を
挿入した場合のコレクターエミッタ間プレークダワン特
性（いわゆるＢＶｃｇｉ）を利用して入力端子２（入力
端ｆ４）に加わる静電エネルギをバイパスするだめの保
護回路を形成している。
コレクタ − エミッタ間ブレークダウン特性（いわゆ
るＢＶＣＩＯ）、あるいはベース−エミッタ間に抵抗を
挿入した場合のコレクターエミッタ間プレークダワン特
性（いわゆるＢＶｃｇｉ）を利用して入力端子２（入力
端ｆ４）に加わる静電エネルギをバイパスするだめの保
護回路を形成している。
周知のようにＢＹＣａ ＯはＢＶＣｎ ｏよりは低くし
かも静電破壊され易いトランジスタのエミッターペース
間電圧のブレークダウン電圧ＢＶｌｉＩＯよりは高く更
にブレークダウンした後トランジスタ作用により負性抵
抗特性を示しＢｖＣ烏０特性のときよりもはるかに低イ
ンピーダンスである。又、ＢｖＣＩＩＬは最初のブレー
クダウンポイントはほぼＢＹＣＢＯに等しいが、プレー
クズワン後の最終的な値はＢＶｃｍｏと等しくなる。
かも静電破壊され易いトランジスタのエミッターペース
間電圧のブレークダウン電圧ＢＶｌｉＩＯよりは高く更
にブレークダウンした後トランジスタ作用により負性抵
抗特性を示しＢｖＣ烏０特性のときよりもはるかに低イ
ンピーダンスである。又、ＢｖＣＩＩＬは最初のブレー
クダウンポイントはほぼＢＹＣＢＯに等しいが、プレー
クズワン後の最終的な値はＢＶｃｍｏと等しくなる。
従って、この第１図に示した回路によると、静電気が加
わったとき、Ｑ、がブレークダウンして低インピーダン
ス特性を示すので、Ｑ１自体の発熱が、ｊ４＜Ｑ、が破
壊されるようなことも無くかつ静電エネルギの吸収能力
が大きいので十分に静電エネルギをバイパスし従来のも
のに比べて優れた保護効果を示す。
わったとき、Ｑ、がブレークダウンして低インピーダン
ス特性を示すので、Ｑ１自体の発熱が、ｊ４＜Ｑ、が破
壊されるようなことも無くかつ静電エネルギの吸収能力
が大きいので十分に静電エネルギをバイパスし従来のも
のに比べて優れた保護効果を示す。
しかしながら、その後この第１図の回路を用いてもなお
保護トランジスタが破壊する場合のあることが見出され
た。それは最近におけるＩＣの高密化につれてトランジ
スタが小さくなり、このコレクターエミッタ間のブレー
クダウン特性を用いたとしても、なお静電エネルギによ
る保護トランジスタＱ、自体の発熱が問題となるなどし
て破壊に至ることがあることである。更に非常に静電気
が大きい場合にはたまにＩＣの内部破壊が生じることも
見出された。
保護トランジスタが破壊する場合のあることが見出され
た。それは最近におけるＩＣの高密化につれてトランジ
スタが小さくなり、このコレクターエミッタ間のブレー
クダウン特性を用いたとしても、なお静電エネルギによ
る保護トランジスタＱ、自体の発熱が問題となるなどし
て破壊に至ることがあることである。更に非常に静電気
が大きい場合にはたまにＩＣの内部破壊が生じることも
見出された。
一方、ＩＣの高密度化に伴い保膜回−−入する抵抗に要
するチップ面積が問題となり、できるだけ小面積で形成
されてしかも保護素子として十分な大きさの抵抗値を有
するものが要求されている。
するチップ面積が問題となり、できるだけ小面積で形成
されてしかも保護素子として十分な大きさの抵抗値を有
するものが要求されている。
本発明の目的は、第１図（ａ）伽）に示すような保護ト
ランジスタを有するモノリシ、り集積回路についての上
述のかかる問題点の除去されたより優れた耐サージ破壊
特性を有するモノリシック集積回路を提供することにあ
る。
ランジスタを有するモノリシ、り集積回路についての上
述のかかる問題点の除去されたより優れた耐サージ破壊
特性を有するモノリシック集積回路を提供することにあ
る。
本発明のＩＣは、；レクタが入力端子に接続されエミッ
タが電源に接続されベースが開放あるいは抵抗を通して
エミッタに接続された保護トランジスタを有するモノリ
シック集積回路において、前記保護トランジスタの工ｔ
ｙタ面積が９０μｍ以上であること特徴とする −
。
タが電源に接続されベースが開放あるいは抵抗を通して
エミッタに接続された保護トランジスタを有するモノリ
シック集積回路において、前記保護トランジスタの工ｔ
ｙタ面積が９０μｍ以上であること特徴とする −
。
本発明の第１の実施態様のＩＣは、前記保護トランジス
タのベースに接続された抵抗がポリシリンジスタのコレ
クタと前記モノリシック集積回路の内部回路の入力端間
に抵抗な挿入したことからなっている。
タのベースに接続された抵抗がポリシリンジスタのコレ
クタと前記モノリシック集積回路の内部回路の入力端間
に抵抗な挿入したことからなっている。
本発明の第３の実施態様のＩＣは、前記保護トランジス
タのベースに接続された抵抗及びコレクタに接続された
抵抗がポリシリコンからなっている。
タのベースに接続された抵抗及びコレクタに接続された
抵抗がポリシリコンからなっている。
以下本発明について図面を参照し詳細に説明する。
第２図（−は、前述の第１図（ａ）に示した回路構成で
、保護トランジスタＱ、のエミッタ面積Ａ罵を変化させ
たときのトランジスタＱ、の破壊電圧ＶＢｉＬの測定結
果の一例を示したものである。同図（ｂ）はその測定回
路で、ＩＣＩの外部入力端子２に、スイッチＳｗなの側
に倒すととＫより容量Ｃ（ここでは２００９Ｆ’）を直
流電源ｖＤにより充電し、端子２に印加して保護トラン
ジスタＱ、の破壊電圧ＶＢＩを測定する。
、保護トランジスタＱ、のエミッタ面積Ａ罵を変化させ
たときのトランジスタＱ、の破壊電圧ＶＢｉＬの測定結
果の一例を示したものである。同図（ｂ）はその測定回
路で、ＩＣＩの外部入力端子２に、スイッチＳｗなの側
に倒すととＫより容量Ｃ（ここでは２００９Ｆ’）を直
流電源ｖＤにより充電し、端子２に印加して保護トラン
ジスタＱ、の破壊電圧ＶＢＩを測定する。
第２図の結果を見ると、破壊電圧ＶＢＲはエミッリ、い
ろいろな使用環境のもとでＩＣを保護するために一応必
要なＶｉｌｌの値である４５０ｖ以下になる場合の生じ
ることが分る。このことは前述のように第１図に示す回
路構成によってもより微細な構造のＩＣでは保饅トラン
ジスタＱｌ自体が破壊してしまうことのあることを説明
し【いる。
ろいろな使用環境のもとでＩＣを保護するために一応必
要なＶｉｌｌの値である４５０ｖ以下になる場合の生じ
ることが分る。このことは前述のように第１図に示す回
路構成によってもより微細な構造のＩＣでは保饅トラン
ジスタＱｌ自体が破壊してしまうことのあることを説明
し【いる。
そこで、本発明のＩＣは保護トランジスタＱ。
の工建ツタ面積Ａ、を所要の破壊電圧Ｖｉｌｌ値である
４５０ｖを満足する９０μｍ以上に規定したもので、よ
り微細化された構造のＩＣでも静電破壊を生じることが
無くなり、より優れた耐サージ破壊特性を有するＩＣを
提供することになる。
４５０ｖを満足する９０μｍ以上に規定したもので、よ
り微細化された構造のＩＣでも静電破壊を生じることが
無くなり、より優れた耐サージ破壊特性を有するＩＣを
提供することになる。
第３図（ａ）（ｂ）は本発明のＩＣの第２の実施態様を
示す回路図である。保護トランジスタＱ、と論理回路３
の内部入力端４間に保饅抵抗几、が挿入されている。
示す回路図である。保護トランジスタＱ、と論理回路３
の内部入力端４間に保饅抵抗几、が挿入されている。
前述のように、本発明のＩＣは保護トランジスタＱ、の
エミッタ面積ＡＩを９０μｍ以上にしであるので、現在
の微少化の程度及び使用環境ではほとんど静電破壊の恐
れは無いわけであるが、微少化の程度が進み内部回路の
耐圧が下がるとか、使用環境がより厳しくなるなどによ
り内部回路が破壊しないとも限らない。保護抵抗Ｂ、ほ
かかる見地から挿入されたもので、この第２の実施態様
のＩＣはより一層優れた耐サージ破壊特性を有する。
エミッタ面積ＡＩを９０μｍ以上にしであるので、現在
の微少化の程度及び使用環境ではほとんど静電破壊の恐
れは無いわけであるが、微少化の程度が進み内部回路の
耐圧が下がるとか、使用環境がより厳しくなるなどによ
り内部回路が破壊しないとも限らない。保護抵抗Ｂ、ほ
かかる見地から挿入されたもので、この第２の実施態様
のＩＣはより一層優れた耐サージ破壊特性を有する。
なお、この保護抵抗凡、の値は信号の大きさなどにも関
係するが数１０Ωないし数にΩθものが用いられる。
係するが数１０Ωないし数にΩθものが用いられる。
次に、本発明のＩＣの第１及び第３の実施態様につい【
説明する。
説明する。
周知の如く、前述のように保護素子として抵抗を用るこ
とは、抵抗はＩＣ化に際して可成り大きな面積を必要と
するので設計上問題となる。なおこの問題はＩＣが微細
化される程重要となる。例えば、拡散抵抗とし”ＣＲ＝
３にΩθものを作る場合を考えると、層抵抗Ｒ，＝２０
０Ω／ロ２幅Ｗ＝２５μｍとして長さＪ−３７５μｍと
なり、更に抵抗の取出し電極（５０μｍ×５０μｍ）及
び分離拡散に必要な面積（取出し電極から５０μｍの間
隔をとる）を加えると５７５μｍＸ１５Ｇμｍもの大き
な面積が必要となる。ところで前記の抵抗几、とじては
数１０００ないし数１０にΩ、抵抗８嘗としては数ｌＯ
Ωないし数にΩのものが要求されるので、場合により抵
抗面積が制限されて所要の値の抵抗が得られなくなり十
分な保護効果を達成することができなくなる恐れかで【
くる。
とは、抵抗はＩＣ化に際して可成り大きな面積を必要と
するので設計上問題となる。なおこの問題はＩＣが微細
化される程重要となる。例えば、拡散抵抗とし”ＣＲ＝
３にΩθものを作る場合を考えると、層抵抗Ｒ，＝２０
０Ω／ロ２幅Ｗ＝２５μｍとして長さＪ−３７５μｍと
なり、更に抵抗の取出し電極（５０μｍ×５０μｍ）及
び分離拡散に必要な面積（取出し電極から５０μｍの間
隔をとる）を加えると５７５μｍＸ１５Ｇμｍもの大き
な面積が必要となる。ところで前記の抵抗几、とじては
数１０００ないし数１０にΩ、抵抗８嘗としては数ｌＯ
Ωないし数にΩのものが要求されるので、場合により抵
抗面積が制限されて所要の値の抵抗が得られなくなり十
分な保護効果を達成することができなくなる恐れかで【
くる。
そこで、この第１．第３の実施態様においてはこれらの
抵抗としてポリシリコンからなる抵抗を用いるようにし
たものである。ポリシリコンからなる抵抗は、例えばト
ランジスタＱ、を形成しているシリコン基板上のシリコ
ン酸化膜上にＣＶＤ（ケミカルペーパーディボジシ、ン
、 Ｃｈｅ＊１ｃａｌｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｌｏｎ）法によりポリシリコ刈層を形成し、シリコン酸
化膜に設けた電極取出し孔によりトランジスタＱ、及び
内部回路と接続される。このポリシリコンは層抵抗とし
て前記の拡散抵抗の約−桁以上（２にΩΔコ〜５０にΩ
／Ｄ）の値を有しているので、同一抵抗値を出すのに必
要な正味の面積は拡散抵抗の場合の約１／１０で良いこ
とになる。これに加えてポリシリコン抵抗では、前述の
分離拡散は必要でないので抵抗に必要な実効面積は更に
小さくなる。
抵抗としてポリシリコンからなる抵抗を用いるようにし
たものである。ポリシリコンからなる抵抗は、例えばト
ランジスタＱ、を形成しているシリコン基板上のシリコ
ン酸化膜上にＣＶＤ（ケミカルペーパーディボジシ、ン
、 Ｃｈｅ＊１ｃａｌｖａｐｏｕｒ Ｄｅｐｏｓｉｔ
ｌｏｎ）法によりポリシリコ刈層を形成し、シリコン酸
化膜に設けた電極取出し孔によりトランジスタＱ、及び
内部回路と接続される。このポリシリコンは層抵抗とし
て前記の拡散抵抗の約−桁以上（２にΩΔコ〜５０にΩ
／Ｄ）の値を有しているので、同一抵抗値を出すのに必
要な正味の面積は拡散抵抗の場合の約１／１０で良いこ
とになる。これに加えてポリシリコン抵抗では、前述の
分離拡散は必要でないので抵抗に必要な実効面積は更に
小さくなる。
かくして、この本発明のＩＣの第１．第３の実施態様に
よると、ＩＣがより微細化されても十分な大きさの保護
抵抗を設けることができるので、一層耐サージ破壊特性
の優れたＩＣを得ることができる。なお、ＩＣがより微
細化されない場合でも抵抗をポリシリコン化することに
よりＩＣのチップ面積をより小さくすることができる。
よると、ＩＣがより微細化されても十分な大きさの保護
抵抗を設けることができるので、一層耐サージ破壊特性
の優れたＩＣを得ることができる。なお、ＩＣがより微
細化されない場合でも抵抗をポリシリコン化することに
よりＩＣのチップ面積をより小さくすることができる。
なお又、この抵抗のポリシリコン化は場合により、抵抗
Ｒ３のみを行っても（第１の実施態様）抵抗Ｒ１，几、
とも行っても（第３の実施態様）これまで説明し【きた
ところから明らかなようにそれぞれに応じた効果がある
。
Ｒ３のみを行っても（第１の実施態様）抵抗Ｒ１，几、
とも行っても（第３の実施態様）これまで説明し【きた
ところから明らかなようにそれぞれに応じた効果がある
。
これまでの説明は、保護トランジスタとして、ＮＰＮ形
トランジスタを内部回路として論理回路を用いたが、本
発明の趣旨はＰＮＰ形トランジスタ及び他の形式の内部
回路にも適用されることはいうまでもない。
トランジスタを内部回路として論理回路を用いたが、本
発明の趣旨はＰＮＰ形トランジスタ及び他の形式の内部
回路にも適用されることはいうまでもない。
又、サージ破壊としては最も歌しいと考えられる靜電隼
破壊を例にあげ説明したが、本発明の趣旨は一般のサー
ジ破壊に対しても有効であることは言うまでもない。
破壊を例にあげ説明したが、本発明の趣旨は一般のサー
ジ破壊に対しても有効であることは言うまでもない。
以上、詳細に説明した通り本発明のモノリシックＩＣは
、コレクタが入力端子に接続されエミッタが電源に接続
されベースが開放あるいは抵抗な通してエミッタに接続
された保験トランジスタのエミッタ面積を９０μｍ以上
としであるので熱耐量が大きくなり従来のように例えば
静電気により保護トランジスタ自体が破壊されることか
はとんと無くなりより優れた耐サージ破壊特性を有して
いる。
、コレクタが入力端子に接続されエミッタが電源に接続
されベースが開放あるいは抵抗な通してエミッタに接続
された保験トランジスタのエミッタ面積を９０μｍ以上
としであるので熱耐量が大きくなり従来のように例えば
静電気により保護トランジスタ自体が破壊されることか
はとんと無くなりより優れた耐サージ破壊特性を有して
いる。
更に、この保護トランジスタのコレクタと内部回路の内
部入力端１間に保護抵抗を挿入するととにより内部回路
の耐サージ破壊特性を強めることができること、なお東
に、これら抵抗がポリシリコンならなるようにすること
によりＩＣがより微細化されても十分な値の保護抵抗が
得られることなど、より優れた耐サージ破壊特性を有す
るモノリシックＩＣを提供することができその効果は大
であるう
部入力端１間に保護抵抗を挿入するととにより内部回路
の耐サージ破壊特性を強めることができること、なお東
に、これら抵抗がポリシリコンならなるようにすること
によりＩＣがより微細化されても十分な値の保護抵抗が
得られることなど、より優れた耐サージ破壊特性を有す
るモノリシックＩＣを提供することができその効果は大
であるう
！１ｇ１図（ａ） （ｂ）は保匪トランジスタを有する
モノリシックＩＣの例を示す回路図、第２図（ａ）は第
１図（ａｌの回路における保護トランジスタのエミッタ
面積Ａｊ！と破壊電圧ｖＢＲの関係を示す特性図、第２
図ら）はその測定回路図、第３図（ａ）（ｂ）はそれぞ
れ本発明の一実施例を示す回路図である。 １・・・・・・モノリシックＩＣ１２・・・・・・外部
入力端子、３・・・・・論理回路、４・・・・・・内部
入力端、５・・・・・・電源端子、Ｑｌ・・・・・・保
護トランジスタ、Ｄｌ・・・・・・ダイオード、几８．
Ｒ１・・・・・・保エミッタ近ｌ嚢（ｋ） （θう 兇 （ｂ） １２ 図
モノリシックＩＣの例を示す回路図、第２図（ａ）は第
１図（ａｌの回路における保護トランジスタのエミッタ
面積Ａｊ！と破壊電圧ｖＢＲの関係を示す特性図、第２
図ら）はその測定回路図、第３図（ａ）（ｂ）はそれぞ
れ本発明の一実施例を示す回路図である。 １・・・・・・モノリシックＩＣ１２・・・・・・外部
入力端子、３・・・・・論理回路、４・・・・・・内部
入力端、５・・・・・・電源端子、Ｑｌ・・・・・・保
護トランジスタ、Ｄｌ・・・・・・ダイオード、几８．
Ｒ１・・・・・・保エミッタ近ｌ嚢（ｋ） （θう 兇 （ｂ） １２ 図
Claims (4)
- （１） コレクタが入力端子に接続されエミッタが電
源に接続されベースが開放あるいは抵抗を通してエミッ
タに接続された保護トランジスタを有するモノリシック
集積回路において、前記保護トランジスタのエミッタ面
積が９０μｍ以上であること特徴とするモノリシック集
積回路。 - （２）前記保護トランジスタのベースに接続された抵抗
がポリシリコンからなることを特徴とする特許請求の範
囲第ｔ１）項に記載のモノリシック集積回路。 - （３）前記保護トランジスタのコレクタと前記そノリシ
ック集積回路の内部回路の入力端間に抵抗を挿入したこ
とを特徴とする特許請求の範ａｍ（１）項に記載のモノ
リシック集積回路。 - （４）前記保護トランジスタのベースに接続された抵抗
及びコレクタに接続された抵抗がポリシリコンからなる
ことを特徴とする特許請求の範囲第（３）項に記載のモ
ノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750581A JPS5879743A (ja) | 1981-11-05 | 1981-11-05 | モノリシツク集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17750581A JPS5879743A (ja) | 1981-11-05 | 1981-11-05 | モノリシツク集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879743A true JPS5879743A (ja) | 1983-05-13 |
Family
ID=16032074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17750581A Pending JPS5879743A (ja) | 1981-11-05 | 1981-11-05 | モノリシツク集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879743A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014460A (ja) * | 1983-07-04 | 1985-01-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS63296234A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 集積回路装置 |
| JP2008133084A (ja) * | 2006-11-28 | 2008-06-12 | Kyocera Mita Corp | 給紙装置及び画像形成装置 |
| US7862031B2 (en) | 2008-01-24 | 2011-01-04 | Oki Data Corporation | Feeder and image forming apparatus including the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
-
1981
- 1981-11-05 JP JP17750581A patent/JPS5879743A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5679463A (en) * | 1979-12-03 | 1981-06-30 | Matsushita Electronics Corp | Semiconductor integrated circuit |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014460A (ja) * | 1983-07-04 | 1985-01-25 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0212027B2 (ja) * | 1983-07-04 | 1990-03-16 | Mitsubishi Electric Corp | |
| JPS63296234A (ja) * | 1987-05-27 | 1988-12-02 | Nec Corp | 集積回路装置 |
| JPH06105740B2 (ja) * | 1987-05-27 | 1994-12-21 | 日本電気株式会社 | 集積回路装置 |
| JP2008133084A (ja) * | 2006-11-28 | 2008-06-12 | Kyocera Mita Corp | 給紙装置及び画像形成装置 |
| US7862031B2 (en) | 2008-01-24 | 2011-01-04 | Oki Data Corporation | Feeder and image forming apparatus including the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7427787B2 (en) | Guardringed SCR ESD protection | |
| US5781389A (en) | Transistor protection circuit | |
| US5721656A (en) | Electrostatc discharge protection network | |
| US5838043A (en) | ESD protection circuit located under protected bonding pad | |
| US5290724A (en) | Method of forming an electrostatic discharge protection circuit | |
| EP0352896A2 (en) | ESD protection circuitry for bipolar processes | |
| JPS6223467B2 (ja) | ||
| US4924339A (en) | Input protecting circuit in use with a MOS semiconductor device | |
| JP2005524232A (ja) | フィードバックを利用した低入力容量の静電放電保護回路 | |
| JPH10126962A (ja) | 高圧保護回路 | |
| JPH10163423A (ja) | 静電気保護回路 | |
| EP0533640A1 (en) | Electrostatic discharge protective device having a reduced current leakage | |
| JP2003517215A (ja) | 改良型ｅｓｄダイオード構造 | |
| US6411485B1 (en) | Electrostatic discharge protection circuit for multi-voltage power supply circuit | |
| JPS6068721A (ja) | Ｅｃｌ回路 | |
| JPS5879743A (ja) | モノリシツク集積回路 | |
| US5965920A (en) | Input protection circuit | |
| CA2115477A1 (en) | Esd input protection arrangement | |
| JPH0521714A (ja) | 過電圧保護回路 | |
| JPS5815277A (ja) | 入力保護回路 | |
| JP3157377B2 (ja) | 半導体装置 | |
| JP3498755B2 (ja) | 増幅器の出力ノードのｓｐｕ条件下の保護デバイス | |
| KR100702834B1 (ko) | 입력 보호 회로 | |
| JP4083481B2 (ja) | サージ保護回路 | |
| JPS5915508Y2 (ja) | 保護回路 |