JP2005524232A - フィードバックを利用した低入力容量の静電放電保護回路 - Google Patents
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- 239000000463 material Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 13
- 238000001465 metallisation Methods 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 description 16
- 239000002184 metal Substances 0.000 description 13
- 230000015556 catabolic process Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 239000000523 sample Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000707 layer-by-layer assembly Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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Abstract
【課題】 集積回路の入力に発生し得るESD電圧による静電放電(ESD)損傷から集積回路の内部の回路機構を保護すると同時に、入力に現れるあらゆる有効入力容量を最小にするESD保護回路を提供する。
【解決手段】 静電放電(ESD)保護回路は、集積回路の入力の少なくとも1つと集積回路の内部ノードとの間に接続された、逆の導電性を有する1対のダイオードを含む。この1対のダイオードは、入力に発生したESD電圧が当該ダイオードを順方向にバイアスすると、動作供給レールへの電流経路を提供する。入力と内部の回路ノードとの間のゼロ電圧差を維持するように、ユニティゲイン増幅器がそれらの間のフィードバックを提供し、それによって、入力に見られる有効容量がほぼゼロに低減される。
【解決手段】 静電放電(ESD)保護回路は、集積回路の入力の少なくとも1つと集積回路の内部ノードとの間に接続された、逆の導電性を有する1対のダイオードを含む。この1対のダイオードは、入力に発生したESD電圧が当該ダイオードを順方向にバイアスすると、動作供給レールへの電流経路を提供する。入力と内部の回路ノードとの間のゼロ電圧差を維持するように、ユニティゲイン増幅器がそれらの間のフィードバックを提供し、それによって、入力に見られる有効容量がほぼゼロに低減される。
Description
本発明は、包括的には、静電放電(ESD)回路に関し、より詳細には、入力パッドにおける寄生容量を大幅に増加させることなく、入力パッドを有する集積回路と共に使用するESD保護回路およびESD保護方法に関する。
集積回路(IC)は、通常、ESD保護を必要とする。ESD保護は、従来、ICの接合パッド(bond pad)および/または入出力パッドにおいて提供される。このように、ESD保護は、ICの能動デバイスの定格を超えるESDスパイク電圧からの保護として、トランジスタ等のICの内部回路機構に提供される。通常、静電放電電圧スパイクは、ICのハンドリング中に入力パッドにおいて発生する。
従来技術は、無数のESD集積保護回路で満たされている。通常のESD保護回路は、入力パッドにおいて発生したESD生成電圧をこのような保護を使用するIC回路の電力レールにそらす。入力パッドは、例えば、ESD保護ダイオードを使用することによって、ESD電圧の極性に応じてほとんどVDDまたはVSS(ICに印加される動作電圧)にクランプされる。したがって、例えば、第1の極性(正)の入力パッドにおいて生成された、ESD保護ダイオードの1つの順方向降伏電圧を超えるESD電圧に応じて、電流は、そのパッドからESD保護ダイオードを介して高電位の電力レール(VDD)に向けられる。同様に、入力パッドにおいて生成されたESD電圧が第2の極性であり、第2のESD保護ダイオードの順方向降伏電圧を超える場合には、電流は、グラウンド(VSS)から第2のESD保護ダイオードを介してそのパッドに向けられる。したがって、正および負のESDの発生は共に、ESDPダイオードの上記動作によって電力レールにクランプされる。同様に、出力パッドも、類似の1対のダイオードによってESDスパイク電圧から保護される。
すべてではないが、従来のほとんどのESD保護回路は、通常、集積回路の入出力パッドにかなり大きな入力容量を生成する。この容量の増加は、集積回路に関連した金属パッドや導体パターン等の比較的大きな導体素子に加えて、抵抗器および保護回路のESDPダイオードのベース・エミッタ接合によるものである。用途によっては、集積ESD保護回路の入力パッドにおけるこの容量の増加を許容できないものがある。例えば、圧力センサの出力をプローブするのに、従来のESD保護を用いた集積回路が使用される場合がある。通常、このような圧力センサは、小さなデルタ出力電圧を提供する。このセンサの出力を検出するには、プローブデバイスの入力における容量は可能な限り小さくなければならない。
したがって、その容量が最小値にまで低減された集積ESD保護回路を提供する必要がある。
[発明の概要]
本発明の一態様によれば、集積回路の入力に発生し得るESD電圧による静電放電(ESD)損傷から集積回路の内部の回路機構を保護すると同時に、入力に現れるあらゆる有効入力容量を最小にするESD保護回路が提供される。このESD保護回路は、入力と内部の回路ノードとの間に接続された少なくとも1対の逆の導電型のダイオードを含む。この1対の逆の導電型のダイオードは、ESD電圧によって順方向にバイアスされると、集積回路の入力と電力レールとの間に電流経路を提供する。ユニティゲイン増幅器が、入力と内部の回路ノードとの間のゼロ電圧差を維持するフィードバックを提供し、それによって、有効容量がほぼゼロに低減される。
[発明の概要]
本発明の一態様によれば、集積回路の入力に発生し得るESD電圧による静電放電(ESD)損傷から集積回路の内部の回路機構を保護すると同時に、入力に現れるあらゆる有効入力容量を最小にするESD保護回路が提供される。このESD保護回路は、入力と内部の回路ノードとの間に接続された少なくとも1対の逆の導電型のダイオードを含む。この1対の逆の導電型のダイオードは、ESD電圧によって順方向にバイアスされると、集積回路の入力と電力レールとの間に電流経路を提供する。ユニティゲイン増幅器が、入力と内部の回路ノードとの間のゼロ電圧差を維持するフィードバックを提供し、それによって、有効容量がほぼゼロに低減される。
図1を参照すると、本発明のESD保護回路10が示されている。このESD保護回路10は、一部にアナログ信号プロセッサも含む従来の集積回路(IC)の一部として実装することができる。ESD保護回路10は、入力パッド12に接続されて示されている。入力パッド12は、このICの入力とすることもできる。パッド12は、金属導体素子16、ポリ抵抗器rp1、および金属導体素子18を介して回路10のコア出力14に接続される。コア出力14は、一般に、理解されるようなICの内部回路機構に接続されることになる。第1のESD保護ダイオードQ1および第2のESD保護ダイオードQ2が、従来のESD保護回路と同様に設けられる。Q1はPNPトランジスタから成り、そのエミッタ電極は入力12に接続され、そのベース電極は金属導体素子20に接続され、そのコレクタ電極はVSSの供給を受けるグラウンドレール22に接続されている。同様に、Q2はNPNトランジスタから成り、そのエミッタ電極は金属導体素子16に接続され、そのベース電極は金属導体素子20に接続されている。Q2のコレクタ電極は、VDDの供給を受ける正のレール24に接続されている。Q1およびQ2のベース電極は、ダイオードD1のアノードおよびダイオードD2のカソードの相互接続部にそれぞれ接続されている。D1のカソードは正のレール24に戻される一方、D2のアノードは負のレールまたはグラウンドレール22に接続される。
動作中、入力12のESD電圧がVDDを超えると、Q1のベース・エミッタ接合は順方向にバイアスされ、電流はQ1を通りD1を介して正のレール24に流れる。さらに、ベース・エミッタ接合が順方向にバイアスされると、レール22に現れる正のESD電圧によって、D2およびQ2のベース・エミッタを介して入力パッド12への電流フローが引き起こされる。したがって、入力12および出力14の双方は、ESDの発生の極性に応じて、正または負のいずれかの電力レール電圧にほぼクランプされる。
同様に、Q3およびQ4のベース・エミッタ接合が順方向にバイアスされると、コア出力14は、金属導体素子18および26にそれぞれ発生し得る正のESD電圧および負のESD電圧に応じて正のレールおよび負のレールにクランプされる。このように、金属導体素子18に現れる正のESD電圧は、Q3およびD3を介してレール24への電流フローを引き起こす一方、負のESDスパイク電圧は、負のレール22からD4およびQ4を介して金属導体素子18への電流フローを生成する。
ESD保護回路10は、ユニティゲイン増幅器A1を含む。このユニティゲイン増幅器A1は、入力が出力14に接続されている一方、その出力は導体素子26および20に接続されている。金属導体素子20と26との間には、第2のポリ抵抗器rp2が接続されている。通常、rp1およびrp2の抵抗は小さい(150オーム以下)。
金属導体素子16〜26、抵抗器rp1、rp2、およびQ1〜Q4の比較的大きなベース・エミッタ接合は、後に詳述するような集積回路の構造により、一般に、金属導体素子16、18と20、26との間に見られる寄生容量を増加させる効果を有する。この増加した容量は、入力12に印加された小さな電圧の検出を妨げる可能性があるので望ましくない。しかしながら、本発明のユニティゲイン増幅器A1は、さらに説明するように、金属導体素子間のゼロ電圧差を維持することによって、この不要な寄生容量を最小にする。
図2を参照して、集積回路30が簡略化した形で示されている。このICは、本発明のESD保護回路10を実装している。集積回路30は、回路10の入力12に接続された少なくとも1つの入力32を含む。回路10の出力14は、rp1に接続され、また34に示すアナログ信号プロセッサに接続することができる。例えば、プローブを入力32に取り付けて、(圧力センサ等からの)小さな電圧差を検出することができる。電圧差は、信号プロセッサ34によって処理されて、出力表示ユニット36によって表示される所望の情報が提供される。
次に図3に移って、図1のダイオード接続されたトランジスタQ1およびQ2の構造を説明するのに役立つ、モノリシック集積回路(IC)40の簡略化した部分断面図が示されている。IC40は、その構造が従来のものであり、P型基板42を含む。基板42の上にN型エピタキシャル半導体材料の層を設け、このN型層を通ってP基板42内に絶縁リング46を拡散することによって、絶縁Nウェル44を構築する。次いで、絶縁Nウェル44内にN型ベース領域48および50ならびにP型エミッタ領域52を拡散することによって、Q1を構築する。Q1のP+型コレクタ領域54は、絶縁リング46内に形成することができる。同様に、既知の従来のフォトリソグラフィ技法を使用して、P基板42の上に半導体材料のP型層を設けることによって、絶縁Pウェル56を構築する。次に、P基板42およびPウェルの双方内に、N型半導体材料の埋め込み層58を形成する。P型層を通って埋め込み層58内にN型絶縁リング60を拡散することによって、絶縁Pウェル56を完成させる。ベース領域62および64ならびにエミッタ領域66を絶縁Pウェル56内に拡散することによって、Q2を形成する。金属化層68および70を選択的にパターン化することによって、金属導体素子16および18(図1)を形成する。金属化層70は出力14と接触する。ポリ抵抗器rp1を成長させ、層68および70と接触させる。同様に、Q1のベース領域50およびQ2のベース領域62を金属化層72によって接続させる。Q3およびQ4ならびにrp2も上述したのと同様に構築されることが理解されよう。
上述したように、選択的にパターン化された金属化層および2つのポリ抵抗器は、絶縁ウェルを覆い、入力12においてコンデンサの1つのプレートを形成する。絶縁ウェル44および56は、上記コンデンサの第2のプレートを生成する。しかしながら、増幅器A1は、このコンデンサの2つのプレートの両端にユニティゲインフィードバックを提供するので、その両端はゼロ電圧に維持される。したがって、有効容量はほぼゼロである。
次に図4を参照して、別のESD保護回路80が示されている。この回路80は、バイポーラトランジスタの代わりにNMOSトランジスタを利用して、上述した回路10と同様に機能する。回路80は、モノリシック集積回路の入出力パッドとすることもできる入力82を含む。入力82は、抵抗器R1(例えば、ポリ抵抗器)を介して出力84に接続されている。出力84は、既に上述したような内部IC回路機構(図示せず)に接続される。nチャネルMOSFETデバイスQ1は、そのソース主電極およびドレイン主電極を介して入力82と共通端子86との間に接続されている一方、そのゲート制御電極は、そのソース電極に接続されている。第2のnチャネルMOSFETデバイスQ2は、共通端子86とグラウンド基準が印加される端子88との間に接続されている。したがって、Q2のドレイン主電極およびソース主電極は、共通端子86および端子88に接続される一方、Q2のゲート制御電極は、そのソース電極に接続される。Q1およびQ2は、図3に示すようなP型基板に形成されるので、寄生P/N接合が、基板とそれらのドレイン電極との間に存在する。その結果、グラウンド基準に対して高い正のESD電圧が入力82に発生すると、Q1およびQ2を通じた電流フローが生成される。この高電圧によって、Q2は、理解されるように、逆方向降伏モードまたはスナップバックモードで動作し、それによって、入力は、スナップバック動作モードにおいて、基本的にQ2の両端に生じた電圧にクランプされる。同様に、グラウンド基準に対して高い負のESD電圧が入力82に発生すると、グラウンド基準からQ2およびQ1を介して入力82への電流フローが引き起こされる。Q1は、逆方向降伏モードまたはスナップバックモードで動作して、入力82は、上述したような電圧にクランプされる。
共通端子86は、抵抗器R2(ポリ抵抗器とすることができる)を介して別の共通端子90に接続されて示されている。1対のNMOSFETデバイスQ3およびQ4は、それらの各主電極が互いに直列に接続され、出力84と端子88との間に直列に接続されている。これら2つのNMOSFETデバイスのそれぞれのゲート電極は、それらの各ソース電極に接続されている。別の共通端子90は、Q3のドレイン電極とQ4のドレイン電極との間の相互接続も形成する。図1に示すものと同じように、ユニティゲイン増幅器A1は、出力84に接続された入力と、別の共通端子90に接続された出力とを有する。
Q3およびQ4は、ESD保護回路80のQ1およびQ2について上述したのと同様に機能する。したがって、出力84は、これら2つのデバイスの各降伏電圧を超えるESD電圧に応じて、Q3およびQ4のいずれかの各スナップバック電圧にクランプされる。
したがって、上述したものは、内部集積回路機構をESD損傷から保護する新規で進歩性を有するESD保護回路である。このESD保護回路は、フィードバックを使用して、保護回路が形成される集積回路の構造に起因して集積回路機構の入力に形成された寄生容量を低減するか、または、大幅に制限する。一例として、ESD保護回路は、集積回路の入力に印加された小さな入力電圧を測定する信号プロセッサ集積回路と一体化することができる。添付の特許請求の範囲に述べた本発明の精神および範囲から逸脱することなく、さまざまな変更を、例示の実施の形態に関して説明した機能および配置に行うことができる。
Claims (41)
- 静電放電(ESD)保護回路の出力に接続された集積回路の内部の回路機構を、その入力において発生したESD電圧によるESD損傷から保護する静電放電保護回路であって、
第1および第2の電力供給レールと、
前記集積回路の前記入力と第1の回路ノードとの間に接続された第1の導電型の第1のダイオードであって、所定の正の値を超えるESD電圧によって順方向にバイアスされると、前記第1の電力供給レールへの第1の電流経路を提供し、それによって、前記入力を前記第1の電力供給レールにクランプする第1のダイオードと、
前記集積回路の前記入力と前記第1の回路ノードとの間に接続された第2の導電型の第2のダイオードであって、所定の負の値を超える前記ESD電圧によって順方向にバイアスされると、前記第2の電力供給レールへの第2の電流経路を前記入力に提供し、それによって、前記入力を前記第2の電力供給レールにクランプする第2のダイオードと、
前記入力と前記第1の回路ノードとの間にほぼゼロ電圧差を維持するフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、フィードバック増幅器と、
を備える静電放電保護回路。 - 前記静電放電保護回路の前記出力と第2の回路ノードとの間に接続された前記第1の導電型の第3のダイオードと、
前記静電放電保護回路の前記出力と前記第2の回路ノードとの間に接続された前記第2の導電型の第4のダイオードと、
をさらに備える請求項1に記載の静電放電保護回路。 - 前記静電放電保護回路の前記入力と前記出力との間に接続された第1の抵抗器と、
前記第1の回路ノードと前記第2の回路ノードとの間に接続された第2の抵抗器と、
をさらに含む請求項2に記載の静電放電保護回路。 - アノードおよびカソードを有する第5のダイオードであって、前記アノードが前記静電放電保護回路の前記第1の回路ノードに接続され、前記カソードが前記第1の電力供給レールに接続される、前記第5のダイオードと、
アノードおよびカソードを有する第6のダイオードであって、前記アノードが前記第2の電力供給レールに接続され、前記カソードが前記第1の回路ノードに接続される、前記第6のダイオードと、
をさらに含む請求項3に記載の静電放電保護回路。 - アノードおよびカソードを有する第7のダイオードであって、前記アノードが前記静電放電保護回路の前記第1の回路ノードに接続され、前記カソードが前記第1の電力供給レールに接続される、前記第7のダイオードと、
アノードおよびカソードを有する第8のダイオードであって、前記アノードが前記第2の電力供給レールに接続され、前記カソードが前記第1の回路ノードに接続される、前記第8のダイオードと、
をさらに備える請求項4に記載の静電放電保護回路。 - 前記第7のダイオードはアノードおよびカソードを有し、前記アノードは前記静電放電保護回路の前記第1の回路ノードに接続され、前記カソードは前記第1の電力供給レールに接続され、
前記第8のダイオードはアノードおよびカソードを有し、前記アノードは前記第2の電力供給レールに接続され、前記カソードは前記第1の回路ノードに接続される、
請求項5に記載の静電放電保護回路。 - 前記第1のダイオードは、ベース、エミッタ、およびコレクタを有する第1のトランジスタによって実現され、前記ベースは前記第1の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第1の電力供給レールに接続され、
前記第2のダイオードは、ベース、エミッタ、およびコレクタを有する第2のトランジスタによって実現され、前記ベースは前記第1の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第2の電力供給レールに接続される、
請求項2に記載の静電放電保護回路。 - ベース、エミッタ、およびコレクタを有する第3のトランジスタによって実現された前記第3のダイオードであって、前記ベースは前記第2の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第1の電力供給レールに接続される、前記第3のダイオードと、
ベース、エミッタ、およびコレクタを有する第4のトランジスタによって実現された前記第4のダイオードであって、前記ベースは前記第2の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第2の電力供給レールに接続される、前記第4のダイオードと、
を含む請求項7に記載の静電放電保護回路。 - ユニティゲイン増幅器である前記フィードバック増幅器をさらに備える請求項8に記載の静電放電保護回路。
- モノリシック集積回路の内部に形成される請求項9に記載の静電放電保護回路であって、該モノリシック集積回路は、
第1の半導体材料から成る基板領域と、
前記基板領域の上に形成された第2の半導体材料から成る第1の絶縁領域と、
前記基板領域の上に形成された前記第1の半導体材料から成る第2の絶縁領域と、
を備え、
前記第1の半導体材料から成る前記絶縁領域および前記第2の半導体材料から成る前記絶縁領域は、互いに機能的に分離されている、
静電放電保護回路。 - 前記第1の絶縁領域における前記2の半導体材料から成る領域によって形成された前記第1のトランジスタの前記ベースと、
前記第1の絶縁領域における前記1の半導体材料から成る領域によって形成された前記第1のトランジスタの前記エミッタと、
をさらに備える請求項10に記載の静電放電保護回路。 - 前記第2の絶縁領域における前記1の半導体材料から成る領域によって形成された前記第2のトランジスタの前記ベースと、
前記第2の絶縁領域における前記2の半導体材料から成る領域によって形成された前記第2のトランジスタの前記エミッタと、
をさらに備える請求項11に記載の静電放電保護回路。 - 前記第1および第2の絶縁領域の上に形成され、選択的にパターン化されて、前記第1および第2のトランジスタの前記エミッタ領域を、前記静電放電保護回路の前記入力と前記第1の抵抗器の一方の側との双方に接続する第1の金属化層と、
前記第1および第2の絶縁領域の上に形成され、選択的にパターン化されて、前記第1および第2のトランジスタの前記ベース領域を、第2の抵抗器の一方の側に接続する別の金属化層であって、前記第1の回路ノードとなる、別の金属化層と、
を含み、
前記第1および第2の絶縁領域は、静電放電保護回路の前記入力に有効に接続された入力コンデンサの一方のプレートを形成する一方、前記第1および第2の選択的にパターン化された金属化層、前記第1および第2の抵抗器、ならびに前記第1および第2のトランジスタの前記エミッタ領域は、前記フィードバック増幅器がその両端でゼロ電圧差を維持する前記コンデンサの他方のプレートを形成する、
請求項12に記載の静電放電保護回路。 - 入力に印加された小さな電圧を検出し、このような電圧を示す出力を提供するために前記電圧を処理する集積回路であって、
前記入力において発生した静電放電電圧による損傷から前記集積回路を保護する静電放電保護回路であって、有効入力容量をゼロにほぼ低減するフィードバックを含む前記静電放電保護回路と、
前記集積回路の前記入力に接続されて、前記集積回路の前記出力における表示信号を供給するアナログ信号プロセッサと、
を備える集積回路。 - 前記静電放電保護回路は、
前記集積回路の前記入力と第1の回路ノードとの間に接続された第1の導電型の第1のダイオードであって、所定の正の値を超えるESD電圧によって順方向にバイアスされると、第1の電流経路を提供する、前記第1のダイオードと、
前記集積回路の前記入力と前記第1の回路ノードとの間に接続された第2の導電型の第2のダイオードであって、所定の負の値を超える前記ESD電圧によって順方向にバイアスされると、第2の電流経路を提供する、前記第2のダイオードと、
前記入力と前記第1の回路ノードとの間にほぼゼロ電圧差を維持する前記フィードバック用のフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、前記フィードバック増幅器と、
を備える請求項14に記載の集積回路。 - 前記静電放電保護回路の出力と第2の回路ノードとの間に接続された前記第1の導電型の第3のダイオードと、
前記静電放電保護回路の前記出力と前記第2の回路ノードとの間に接続された前記第2の導電型の第4のダイオードと、
をさらに備える請求項15に記載の集積回路。 - 前記静電放電保護回路の前記入力と前記出力との間に接続された第1の抵抗器と、
前記第1の回路ノードと前記第2の回路ノードとの間に接続された第2の抵抗器と、
をさらに含む請求項16に記載の集積回路。 - アノードおよびカソードを有する第5のダイオードであって、前記アノードが前記静電放電保護回路の前記第1の回路ノードに接続され、前記カソードが第1の動作電位を受ける第1の端子に接続される、前記第5のダイオードと、
アノードおよびカソードを有する第6のダイオードであって、前記アノードが第2の動作電位を受ける第2の端子に接続され、前記カソードが前記第1の回路ノードに接続される、前記第6のダイオードと、
をさらに含む請求項17に記載の集積回路。 - アノードおよびカソードを有する第7のダイオードであって、前記アノードが前記静電放電保護回路の前記第1の回路ノードに接続され、前記カソードが前記第1の端子に接続される、前記第7のダイオードと、
アノードおよびカソードを有する第8のダイオードであって、前記アノードが前記第2の端子に接続され、前記カソードが前記第1の回路ノードに接続される、前記第8のダイオードと、
をさらに備える請求項18に記載の集積回路。 - 前記フィードバック増幅器はユニティゲイン増幅器である請求項19に記載の集積回路。
- 前記第1のダイオードは、ベース、エミッタ、およびコレクタを有する第1のトランジスタによって実現され、前記ベースは前記第1の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第1の端子に接続され、
前記第2のダイオードは、ベース、エミッタ、およびコレクタを有する第2のトランジスタによって実現され、前記ベースは前記第1の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第2の端子に接続される、
請求項16に記載の集積回路。 - ベース、エミッタ、およびコレクタを有する第3のトランジスタによって実現された前記第3のダイオードであって、前記ベースは前記第2の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第1端子に接続される、前記第3のダイオードと、
ベース、エミッタ、およびコレクタを有する第4のトランジスタによって実現された前記第4のダイオードであって、前記ベースは前記第2の回路ノードに接続され、前記エミッタは前記静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第2の端子に接続される、前記第4のダイオードと、
を含む請求項21に記載の集積回路。 - ユニティゲイン増幅器である前記フィードバック増幅器をさらに備える請求項22に記載の集積回路。
- 静電放電(ESD)保護回路の出力に接続された集積回路(IC)の内部の回路機構をESD損傷から保護し、前記ICの入力に接続された入力を有する前記静電放電保護回路であって、
共通端子を有し、所定の正および負の電圧レベルを超える、前記集積回路の前記入力において発生したESD電圧に応答して、前記集積回路の前記入力を所定の電圧レベルにクランプし、前記集積回路に対する損傷を防止する回路と、
前記静電放電保護回路の前記出力および前記共通端子から接続されて、前記入力と前記共通端子との間にほぼゼロ電圧差を維持するフィードバック増幅器であって、前記入力におけるあらゆる有効容量がほぼゼロに低減される、前記フィードバック増幅器と、
を備える静電放電保護回路。 - 前記回路は、
前記集積回路の前記入力と前記共通端子との間に接続された第1の導電型の第1のダイオードであって、所定の正の値を超えるESD電圧によって順方向にバイアスされると、前記共通端子への第1の電流経路を提供する、前記第1のダイオードと、
前記集積回路の前記入力と前記共通端子との間に接続された第2の導電型の第2のダイオードであって、所定の負の値を超える前記ESD電圧によって順方向にバイアスされると、前記共通端子から前記集積回路の前記入力への第2の電流経路を提供する、前記第2のダイオードと、
を含む請求項24に記載の静電放電保護回路。 - 前記回路は、
前記静電放電保護回路の前記出力と別の共通端子との間に接続された前記第1の導電型の第3のダイオードと、
前記静電放電保護回路の前記出力と前記別の共通端子との間に接続された前記第2の導電型の第4のダイオードと、
をさらに含む請求項25に記載の静電放電保護回路。 - 前記回路は、
前記静電放電保護回路の入力と出力との間に接続された第1の抵抗器と、
前記共通端子と前記別の共通端子との間に接続された第2の抵抗器と、
をさらに含む請求項26に記載の静電放電保護回路。 - 前記回路は、
アノードおよびカソードを有する第5のダイオードであって、前記アノードが前記共通端子に接続され、前記カソードが第1の電力供給レールに接続される、前記第5のダイオードと、
アノードおよびカソードを有する第6のダイオードであって、前記アノードが第2の電力供給レールに接続され、前記カソードが前記共通端子に接続される、前記第6のダイオードと、
をさらに備える請求項27に記載の静電放電保護回路。 - 前記回路は、
アノードおよびカソードを有する第7のダイオードであって、前記アノードが前記別の共通端子に接続され、前記カソードが前記第1の電力供給レールに接続される、前記第7のダイオードと、
アノードおよびカソードを有する第8のダイオードであって、前記アノードが前記第2の電力供給レールに接続され、前記カソードが前記別の共通端子に接続される、前記第8のダイオードと、
をさらに備える請求項28に記載の静電放電保護回路。 - 前記フィードバック増幅器はユニティゲイン増幅器である請求項29に記載の静電放電保護回路。
- 前記第1のダイオードは、ベース、エミッタ、およびコレクタを有する第1のトランジスタによって実現され、前記ベースは前記共通端子に接続され、前記エミッタは該静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第1の電力供給レールに接続され、
前記第2のダイオードは、ベース、エミッタ、およびコレクタを有する第2のトランジスタによって実現され、前記ベースは前記共通端子に接続され、前記エミッタは該静電放電保護回路の前記入力に接続される一方、前記コレクタは前記第2の電力供給レールに接続される、
請求項25に記載の静電放電保護回路。 - ベース、エミッタ、およびコレクタを有する第3のトランジスタによって実現された前記第3のダイオードであって、前記ベースは前記別の共通端子に接続され、前記エミッタは該静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第1の電力供給レールに接続される、前記第3のダイオードと、
ベース、エミッタ、およびコレクタを有する第4のトランジスタによって実現された前記第4のダイオードであって、前記ベースは前記別の共通端子に接続され、前記エミッタは該静電放電保護回路の前記出力に接続される一方、前記コレクタは前記第2の電力供給レールに接続される、前記第4のダイオードと、
を含む請求項31に記載の静電放電保護回路。 - 前記フィードバック増幅器はユニティゲイン増幅器を備える請求項32に記載の静電放電保護回路。
- モノリシック集積回路の内部に形成される請求項33に記載の静電放電保護回路であって、前記モノリシック集積回路は、
第1の半導体材料から成る基板領域と、
該基板領域の上に形成された第2の半導体材料から成る第1の絶縁領域と、
前記基板領域の上に形成された前記第1の半導体材料から成る第2の絶縁領域と、
を備え、
前記第1の半導体材料から成る前記絶縁領域および前記第2の半導体材料から成る前記絶縁領域は、互いに機能的に分離されている、
静電放電保護回路。 - 前記第1の絶縁領域における前記2の半導体材料から成る領域によって形成された前記第1のトランジスタの前記ベースと、
前記第1の絶縁領域における前記1の半導体材料から成る領域によって形成された前記第1のトランジスタの前記エミッタと、
をさらに備える請求項34に記載の静電放電保護回路。 - 前記第2の絶縁領域における前記1の半導体材料から成る領域によって形成された前記第2のトランジスタの前記ベースと、
前記第2の絶縁領域における前記2の半導体材料から成る領域によって形成された前記第2のトランジスタの前記エミッタと、
をさらに備える請求項35に記載の静電放電保護回路。 - 前記第1および第2の絶縁領域の上に形成され、選択的にパターン化されて、前記第1および第2のトランジスタの前記エミッタ領域を、前記静電放電保護回路の前記入力と前記第1の抵抗器の一方の側との双方に接続する第1の金属化層と、
前記第1および第2の絶縁領域の上に形成され、選択的にパターン化されて、前記第1および第2のトランジスタの前記ベース領域を、第2の抵抗器の一方の側に接続する別の金属化層であって、前記第1の回路ノードとなる、前記別の金属化層と、
をさらに備え、
前記第1および第2の絶縁領域は、前記静電放電保護回路の前記入力に有効に接続された入力コンデンサの一方のプレートを形成する一方、前記第1および第2の選択的にパターン化された金属化層、前記第1および第2の抵抗器、ならびに前記第1および第2のトランジスタの前記エミッタ領域は、前記フィードバック増幅器がその両端でゼロ電圧差を維持する前記コンデンサの他方のプレートを形成する、
請求項36に記載の静電放電保護回路。 - 前記回路は、
前記静電放電保護回路の前記入力と前記出力との間に接続された第1の抵抗器と、
前記入力および前記共通端子にそれぞれ接続された第1および第2の主電極、ならびに前記第1の主電極に接続された制御電極を有する第1のMOSトランジスタと、
前記共通電極と電力供給レールとの間にそれぞれ接続された第1および第2の主電極、ならびに前記第1の主電極に接続された制御電極を有する第2のMOSトランジスタと、
を備える請求項24に記載の静電放電保護回路。 - 別の共通端子を有する前記回路と、
前記静電放電保護回路の前記出力と前記別の共通端子との間にそれぞれ接続された第1および第2の主電極、ならびに前記第1の主電極に接続された制御電極を有する第3のMOSトランジスタと、
前記別の共通端子と前記電力供給レールとの間にそれぞれ接続された第1および第2の主電極、ならびに前記第1の主電極に接続された制御電極を有する第4のMOSトランジスタと、
をさらに備える請求項38に記載の静電放電保護回路。 - 前記共通端子と前記別の共通端子との間に接続された第2の抵抗器を含む、請求項39に記載の静電放電保護回路。
- 前記フィードバック増幅器は、前記静電放電保護回路の前記出力に接続された入力と、前記別の共通端子において前記第2の抵抗器に接続された出力とを有するユニティゲイン増幅器である、請求項40に記載の静電放電保護回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/132,756 US6704180B2 (en) | 2002-04-25 | 2002-04-25 | Low input capacitance electrostatic discharge protection circuit utilizing feedback |
PCT/US2003/012986 WO2003092074A1 (en) | 2002-04-25 | 2003-04-24 | Low input capacitance electrostatic discharge protection circuit utilizing feedback |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005524232A true JP2005524232A (ja) | 2005-08-11 |
Family
ID=29248831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004500335A Pending JP2005524232A (ja) | 2002-04-25 | 2003-04-24 | フィードバックを利用した低入力容量の静電放電保護回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6704180B2 (ja) |
EP (1) | EP1500143B1 (ja) |
JP (1) | JP2005524232A (ja) |
CA (1) | CA2484227A1 (ja) |
DE (1) | DE60324545D1 (ja) |
WO (1) | WO2003092074A1 (ja) |
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-
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- 2003-04-24 DE DE60324545T patent/DE60324545D1/de not_active Expired - Lifetime
- 2003-04-24 WO PCT/US2003/012986 patent/WO2003092074A1/en active Application Filing
- 2003-04-24 JP JP2004500335A patent/JP2005524232A/ja active Pending
- 2003-04-24 CA CA002484227A patent/CA2484227A1/en not_active Abandoned
- 2003-04-24 EP EP03733898A patent/EP1500143B1/en not_active Expired - Lifetime
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---|---|
US20030202300A1 (en) | 2003-10-30 |
EP1500143A1 (en) | 2005-01-26 |
DE60324545D1 (de) | 2008-12-18 |
WO2003092074A1 (en) | 2003-11-06 |
CA2484227A1 (en) | 2003-11-06 |
EP1500143B1 (en) | 2008-11-05 |
US6704180B2 (en) | 2004-03-09 |
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