JP4083481B2 - サージ保護回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体集積回路のサージ保護回路に関するものであり、特に、I2Cバスの端子等のように半導体集積回路の電源のオン,オフにかかわらずデータ信号やクロック信号等の信号が印加される外部端子に対して効果的なサージ保護回路に関するものである。
【0002】
【従来の技術】
一般に、半導体集積回路においては、外部端子に入力するサージ電圧に対して内部回路を保護するために、各外部端子にサージ保護回路が設けられている。図3は、従来の一般的なサージ保護回路の構成を示す図である。このサージ保護回路は、半導体集積回路21の外部端子22と接地(GND)との間に設けられたダイオード23と、同外部端子22と電源(電源電圧Vcc)との間に設けられたダイオード24とを備えている。これらのダイオード23,24は、半導体集積回路21内に形成されるトランジスタのベース・エミッタ間のダイオード(べース・エミッタ間電圧Vbe)を利用するものである。25は保護抵抗、26は内部回路である。
【0003】
このサージ保護回路では、外部端子22に負のサージ電圧が印加されたときは、−Vbe(V)以下でリミットがかかる。すなわち、外部端子22の電圧が接地電位に対して−Vbe(V)以下になると、接地からダイオード23を介して外部端子22側にサージ電流が流れるが、外部端子22の電圧が−Vbe(V)にクランプされ、内部回路26が保護される。
【0004】
一方、外部端子22に正のサージ電圧が印加されたときは、「Vcc+Vbe」(V)を越える電圧でリミットがかかる。すなわち、外部端子22の電圧が「Vcc+Vbe」(V)以上になると、外部端子22側からダイオード24を介して電源側にサージ電流が流れるが、外部端子22の電圧が「Vcc+Vbe」(V)にクランプされ、内部回路26が保護される。
【0005】
【発明が解決しようとする課題】
しかし、マイクロコンピュータにおけるI2Cバスに接続される端子等のように、当該半導体集積回路の電源のオン,オフにかかわらずデータ信号やクロック信号等の信号が印加される外部端子に対して上記のようなサージ保護回路を設けると、当該半導体集積回路の電源がオフ状態のとき問題が起こる。すなわち、このときは当該半導体集積回路の電源側が接地レベルとなるので、外部端子に印加される信号によって、電源と外部端子との間のダイオード24を介して電源側に電流が流れ、I2Cバスに接続された他の回路に悪影響を与え、誤動作を引き起こす恐れがある。そのため、通常は、外部端子と電源間のダイオード24を外すことによって上記のような事態が起らないようにしているが、それによって、サージ耐量が弱くなってしまう。
【0006】
本発明の目的は、上記した問題を解決し、回路の誤動作や素子の破壊を確実に防止し、I2Cバスに接続した半導体集積回路に好適なサージ保護回路を提供することである。
【0007】
【課題を解決するための手段】
請求項1にかかる発明は、コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第1の島内に形成されたNPNトランジスタと、一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第2の島内に形成された第1のP型拡散抵抗と、一端が前記NPNトランジスタのべースに接続され、前記第2の島内に形成された第2のP型拡散抵抗と、を具備するサージ保護回路において、前記第1のP型拡散抵抗をエミッタ、前記第2のP型拡散抵抗をコレクタ、前記第2の島の前記N型エピタキシャル層をベースとする寄生PNPトランジスタが形成されるようにしたことを特徴とするサージ保護回路とした。
【0009】
請求項2にかかる発明は、コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第1の島内に形成されたNPNトランジスタと、一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第2の島内に形成された第1のP型拡散抵抗と、一端が前記NPNトランジスタのべースに接続され、前記第2の島内に形成された第2のP型拡散抵抗と、を具備するサージ保護回路において、前記NPNトランジスタのコレクタをカソード、前記第1の島を囲む前記P型分離領域をアノードとする寄生ダイオードが形成されるようにしたことを特徴とするサージ保護回路とした。
【0010】
【発明の実施の形態】
図1は本発明の1つの実施形態を示す図で、半導体集積回路のサージ保護回路を構成する部分の構造の説明図である。図1において、1はI2Cバスに対応した半導体集積回路、2はP型基板、3、4、5は接地されたP型分離領域、6,7はN型埋込層、8はP型分離領域3,4に囲まれ第1の島を形成するN型エピタキシャル層、9はP型分離領域4,5に囲まれ第2の島を形成するN型エピタキシャル層である。
【0011】
Q1は第1の島内に形成されたサージ保護用のNPNトランジスタであり、接地されたエミッタ10、ベース11、外部端子15に接続されたコレクタ12から成る。13は第2の島内に形成されたベース電流制御用のP型拡散抵抗であり、一端が前記トランジスタQ1のベースに接続され、他端が接地されている。14は第2の島内に形成されたサージ保護用のP型拡散抵抗であり、一端が前記外部端子15に接続され、他端が内部回路16に接続されている。
【0012】
Q2はP型拡散抵抗14をエミッタ、N型エピタキシャル層8をベース、P型拡散抵抗13とNPNトランジスタQ1のべース11をコレクタとする制御用の寄生PNPトランジスタである。C1はN型エピタキシャル層8とP型基板2との間に生じた寄生容量、C2はN型エピタキシャル層8とP型分離領域4との間に生じた寄生容量、C3はN型エピタキシャル層8とP型分離領域5との間に生じた寄生容量である。図2にこのサージ保護回路の等価回路を示した。
【0013】
以上の構造において、半導体集積回路1の外部端子15に正のサージ電圧が印加すると、寄生容量C1〜C3を介して寄生PNPトランジスタQ2のベースに電流が流れてその寄生PNPトランジスタQ2がオン状態になり、コレクタ・エミッタ間に電流が流れる。この電流はNPNトランジスタQ1のベース11に流れ込み、これによって、そのNPNトランジスタQ1が導通する。この結果、外部端子15から内部回路16に流れ込もうとしているサージ電流を、そのコレクタ12から引き込み、エミッタ10から接地へ逃がす。
【0014】
このような一連の動作によって、正のサージ電圧に対する耐量の向上を図ることができる。そして、I2Cバスに対応した半導体集積回路1の入力回路に、マイクロコンピュータ内の別の半導体集積回路の出力回路が接続されている場合において、半導体集積回路1の電源がオフになっても、前記別の半導体集積回路の出力回路から出力するデータ信号やクロック信号がサージ保護回路を通じて電源側に流れるという事態が生ずることはなく、回路の誤動作や素子の破壊は起らない。
【0015】
一方、外部端子15に負のサージ電圧が印加されたときは、P型分離領域3とNPNトランジスタQ1のコレクタ12との間に生成する寄生ダイオードD1によって、接地から外部端子15に向けてサージ電流が流れ、内部回路16が保護される。
【0016】
このように、本実施の形態では、外部端子15に正のサージが印加するときはNPNトランジスタQ1と寄生PNPトランジスタQ2とによってサージ保護動作が行なわれ、負のサージが印加するときは寄生ダイオードD1によって同様にサージ保護動作が行なわれる。また、半導体集積回路1が電源オフのときに外部端子15にクロック信号やデータ信号が印加しても、サージ保護回路による支障が生じることはない。
【0017】
なお、上記説明では、P型拡散抵抗13の他端を接地した場合について説明したが、本発明はこれに限定されるものではない。すなわち、P型拡散抵抗13の他端を接地しない場合においても、接地した場合と同様の効果を得ることができる。
【0018】
【発明の効果】
以上から本発明によれば、サージ電圧に対して素子の破壊を確実に防止することができる。また、I2Cバスに対応した半導体集積回路に適用したときでも、他の回路の誤動作を確実に防止することができる。さらに、既存のP型拡散抵抗を利用して寄生PNPトランジスタを生成し、また既存のP型分離領域により寄生ダイオードを生成して、それぞれサージ保護動作を行うので、半導体集積回路のチップ面積を縮小することが出来る。
【図面の簡単な説明】
【図1】 本発明の実施形態の半導体集積回路のサージ保護回路部分の構造の説明図である。
【図2】 図1のサージ保護回路の等価回路の回路図である。
【図3】 従来のサージ保護回路の回路図である。
【符号の説明】
1:I2Cバスに対応した半導体集積回路
2:P型基板
3,4,5:P型分離領域
6,7:N型埋込層
8,9:N型エピタキシャル層
10:エミッタ
11:ベース
12:コレクタ
13,14:P型拡散抵抗
C1,C2,C3:寄生容量
Q1:サージ保護用のNPNトランジスタ
Q2:制御用の寄生PNPトランジスタ
D1:寄生ダイオード
Claims (2)
- コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第1の島内に形成されたNPNトランジスタと、一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第2の島内に形成された第1のP型拡散抵抗と、一端が前記NPNトランジスタのべースに接続され、前記第2の島内に形成された第2のP型拡散抵抗と、を具備するサージ保護回路において、
前記第1のP型拡散抵抗をエミッタ、前記第2のP型拡散抵抗をコレクタ、前記第2の島の前記N型エピタキシャル層をベースとする寄生PNPトランジスタが形成されるようにしたことを特徴とするサージ保護回路。 - コレクタが半導体集積回路の外部端子に接続され、エミッタが接地され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第1の島内に形成されたNPNトランジスタと、一端が前記外部端子に接続され、他端が内部回路に接続され、接地されたP型分離領域で囲まれたN型エピタキシャル層を有する第2の島内に形成された第1のP型拡散抵抗と、一端が前記NPNトランジスタのべースに接続され、前記第2の島内に形成された第2のP型拡散抵抗と、を具備するサージ保護回路において、
前記NPNトランジスタのコレクタをカソード、前記第1の島を囲む前記P型分離領域をアノードとする寄生ダイオードが形成されるようにしたことを特徴とするサージ保護回路。
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