JP2004335504A - 半導体装置 - Google Patents
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Abstract
【課題】本発明は、外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能な半導体装置を提供することを目的とする。
【解決手段】信号入力部に静電保護ダイオードＤ１を有して成り、該ダイオードＤ１と出力制御トランジスタＱ１、Ｑ２との間に寄生トランジスタが付随する半導体装置において、ダイオードＤ１から見てトランジスタＱ１、Ｑ２よりも近い位置に形成されたダミートランジスタＱ３と、ダイオードＤ１とトランジスタＱ３との間に形成される寄生トランジスタＱｐ１がオン状態である間は出力信号を所定論理とする論理積回路ＡＮＤ１と、を有して成る構成としている。
【選択図】 図１
【解決手段】信号入力部に静電保護ダイオードＤ１を有して成り、該ダイオードＤ１と出力制御トランジスタＱ１、Ｑ２との間に寄生トランジスタが付随する半導体装置において、ダイオードＤ１から見てトランジスタＱ１、Ｑ２よりも近い位置に形成されたダミートランジスタＱ３と、ダイオードＤ１とトランジスタＱ３との間に形成される寄生トランジスタＱｐ１がオン状態である間は出力信号を所定論理とする論理積回路ＡＮＤ１と、を有して成る構成としている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置に関するものである。
【０００２】
【従来の技術】
信号入出力部に静電保護ダイオードを有して成る半導体装置には、その素子構造上、静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する。そのため、当該構成から成る半導体装置では、何らかの原因（例えば信号入力端子に対する過大な正負電圧の印加）で寄生トランジスタがオン状態になると、出力信号に意図しない変遷が生じて入出力信号間のロジックに不整合を生じるという課題があった。
【０００３】
なお、寄生トランジスタがオン状態となる条件は、静電保護ダイオードから出力制御トランジスタまでの距離や、各素子を形成する拡散層濃度等によって異なっており、その予想は非常に困難である。そのため、従来では、半導体装置の基板実装に際し、該半導体装置の信号入力端子に、静電保護ダイオードや寄生トランジスタよりもｐｎ順方向降下電圧ＶＦの小さいダイオード（ショットキーダイオードなど）を外付けしたり、電流制限抵抗を外付けしたりすることによって、上記課題の解決が図られていた。一方、半導体装置自体には、別段寄生トランジスタによる誤動作対策が為されておらず、仕様書等に過大電圧印加禁止の説明文や許容入力電圧範囲（例えば−０．３［Ｖ］以上）が記載されるのみであった。
【０００４】
【特許文献１】
特開平１０−２０００５６号公報
【特許文献２】
実開平７−４２１４６号公報
【０００５】
【発明が解決しようとする課題】
確かに、 半導体装置自体に何ら対策が為されていなくても、その基板実装時に上記の対策（ショットキーダイオードや電流制限抵抗の外付け）を施せば、寄生トランジスタがオン状態となりにくくなるので、半導体装置における入出力ロジックの不整合発生を防ぐことは可能である。
【０００６】
しかしながら、上記の対策では、半導体装置のユーザ側において、外付け部品の増加や、それに伴う製造プロセスの複雑化、コストアップ、装置規模拡大等が招かれるため、ユーザからは、半導体装置自体の寄生トランジスタ対策が強く要望されていた。
【０００７】
なお、上記要望を受けて、近年では、寄生トランジスタ対策を施した半導体装置も開示・提案され始めている。例えば、特許文献１の半導体集積回路装置は、負電圧検知回路を有して成り、その検知信号を用いて負荷を切り離したり、出力トランジスタを制御したりすることで、負電圧印加による誤動作や素子破壊を防止するものである。また、特許文献２のバイポーラＩＣは、静電保護ダイオードの代わりに、ダイオード接続されたトランジスタを用いることで、寄生トランジスタがオン状態となることを阻止するものである。
【０００８】
本発明は、上記の問題点に鑑み、外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置において、前記静電保護ダイオードから見て前記出力制御トランジスタよりも近い位置に形成されたダミートランジスタと、前記静電保護ダイオードと前記ダミートランジスタとの間に形成される寄生トランジスタがオン状態である間は出力信号を所定論理とする出力論理決定回路と、を有して成る構成としている。
【００１０】
具体的に述べると、本発明に係る半導体装置は、カソードが信号入力端子に接続され、アノードが接地端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記電源端子に接続され、ベースとエミッタがいずれも前記接地端子に接続されたｎｐｎ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理積回路と；を有する構成としている。
【００１１】
或いは、本発明に係る半導体装置は、アノードが信号入力端子に接続され、カソードが電源端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記接地端子に接続され、ベースとエミッタがいずれも前記電源端子に接続されたｐｎｐ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理和回路と；を有する構成としている。
【００１２】
なお、上記構成から成る半導体装置において、第３抵抗は、少なくとも第１、第２抵抗と同値以上の抵抗値を有する構成にするとよい。
【００１３】
【発明の実施の形態】
以下では、本発明をスイッチ付き電源ＩＣに適用した場合を例示して説明を行う。図１は本発明の第１実施形態を示す図である。本図において、（ａ）はＩＣの要部構成を示すブロック図（一部に回路図を含む）であり、（ｂ）はその素子構造を示す縦断面図である。
【００１４】
図１（ａ）に示すように、本実施形態のスイッチ付き電源ＩＣ１は、電源電圧Ｖｃｃが印加される電源端子Ｔ１と、接地電位ＧＮＤが印加される接地端子Ｔ２と、マイコン２からのロジック信号（ハイレベル［Ｈ］／ローレベル［Ｌ］）が入力される信号入力端子Ｔ３と、ＣＰＵ［Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ］３に対して所定電圧Ｖｏを供給する電圧出力端子Ｔ４と、スイッチ信号に応じて動作可否を制御され、電源電圧Ｖｃｃから所定電圧Ｖｏを生成してＣＰＵ３に供給するレギュレータ部１ａと、マイコン２から入力されたロジック信号を前記スイッチ信号としてレギュレータ部１ａに送出するスイッチ部１ｂと、を有して成る。
【００１５】
スイッチ部１ｂは、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ３（出力制御トランジスタＱ１、Ｑ２とダミートランジスタＱ３）と、抵抗Ｒ１〜Ｒ３と、静電保護ダイオードＤ１と、論理積回路ＡＮＤ１と、を有して成る。上記各素子は、図１（ｂ）に示すように、信号入力端子Ｔ３、静電保護ダイオードＤ１、トランジスタＱ３、トランジスタＱ１、トランジスタＱ２の順序で、ｐ型半導体基板１０上に配列されている。
【００１６】
トランジスタＱ１のベース（ｐ型半導体領域１２）は、信号入力端子Ｔ３に接続されている。トランジスタＱ１のコレクタ（ｎ型半導体領域１１）は、抵抗Ｒ１を介して電源端子Ｔ１に接続される一方、トランジスタＱ２のベース（ｐ型半導体領域１５）にも接続されている。トランジスタＱ１のエミッタ（ｎ型半導体領域１３）は、接地端子Ｔ２に接続されている。
【００１７】
トランジスタＱ２のコレクタ（ｎ型半導体領域１４）は、抵抗Ｒ２を介して電源端子Ｔ１に接続される一方、論理積回路ＡＮＤ１の第１入力端にも接続されている。トランジスタＱ２のエミッタ（ｎ型半導体領域１６）は、接地端子Ｔ２に接続されている。
【００１８】
トランジスタＱ３のコレクタ（ｎ型半導体領域１７）は、抵抗Ｒ３を介して電源端子Ｔ１に接続される一方、論理積回路ＡＮＤ１の第２入力端にも接続されている。トランジスタＱ３のベース（ｐ型半導体領域１８）及びエミッタ（ｎ型半導体領域１９）は、いずれも接地端子Ｔ２に接続されている。
【００１９】
静電保護ダイオードＤ１のカソード（ｎ型半導体領域２０）は、信号入力端子Ｔ３に接続されている。静電保護ダイオードＤ１のアノード（ｐ型半導体基板１０）は、接地端子Ｔ２に接続されている。
【００２０】
スイッチ部１ｂの出力端に相当する論理積回路ＡＮＤ１の出力端は、レギュレータ部１ｂの動作可否制御端に接続されている。
【００２１】
上記構造から成るスイッチ部１ｂにおいて、静電保護ダイオードＤ１とトランジスタＱ３との間には、ｐ型半導体基板１０をベース、ｎ型半導体領域２０をエミッタとし、ｎ型半導体領域１７をコレクタとする寄生トランジスタＱｐ１が形成されている。また、図示していないが、静電保護ダイオードＤ１とトランジスタＱ１、Ｑ２との間にも、ｎ型半導体領域１１、１４を各々コレクタとする寄生トランジスタが形成されている。
【００２２】
次に、上記構成から成るスイッチ部１ｂの信号入出力動作について、図２を参照しながら説明する。なお、図２（ａ）は入力信号に対するスイッチ信号の論理変遷を示した図であり、図２（ｂ）は入力信号とスイッチ信号各々の信号波形を示した図である。
【００２３】
信号入力端子Ｔ３に過大な負電圧が印加されることなく、入力信号が所定電圧範囲（−ＶＦ２以上）に収まっている場合、寄生トランジスタＱｐ１のベース・エミッタ間電圧がそのターンオン電圧ＶＦ２を上回ることはなく、寄生トランジスタＱｐ１はオフ状態となる。従って、寄生トランジスタＱｐ１を介してトランジスタＱ３（常にオフ状態）のコレクタ電圧が引き下げられることはないので、論理積回路ＡＮＤ１への第２入力論理はハイレベルとなる。すなわち、入力信号の電圧レベルが正常であれば、論理積回路ＡＮＤ１の出力論理は、第１入力論理（トランジスタＱ２のコレクタ電圧）と一致することになる。
【００２４】
上記した入力信号正常時において、信号入力端子Ｔ３への入力信号がハイレベルになると、トランジスタＱ１のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ１がオン状態となる。これにより、トランジスタＱ１のコレクタ電圧が下がり、トランジスタＱ２のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ２がオフ状態となる。従って、トランジスタＱ２のコレクタ電圧が上がり、論理積回路ＡＮＤ１の第１入力論理（すなわち、論理積回路ＡＮＤ１の出力論理）は、入力信号論理と整合の取れたハイレベルとなる。
【００２５】
また、信号入力端子Ｔ３への入力信号がローレベルになると、トランジスタＱ１のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ１がオフ状態となる。これにより、トランジスタＱ１のコレクタ電圧が上がり、トランジスタＱ２のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ２がオン状態となる。従って、トランジスタＱ２のコレクタ電圧が下がり、論理積回路ＡＮＤ１の第１入力論理（すなわち、論理積回路ＡＮＤ１の出力論理）は、入力信号論理と整合の取れたローレベルとなる。
【００２６】
続いて、信号入力端子Ｔ３に過大な負電圧が印加され、入力信号が−ＶＦ２を下回った場合（例えば、信号入力端子Ｔ３への入力信号にアンダーシュートが生じた場合）について説明する。このような場合、従来構成（トランジスタＱ３を有しない構成）では、静電保護ダイオードＤ１とトランジスタＱ１との間に形成された寄生トランジスタがオン状態となり、該寄生トランジスタを介してトランジスタＱ１のコレクタ電圧が引き下げられていた。その結果、トランジスタＱ２がオフ状態となり、入力信号がローレベルであるにも拘わらず、出力されるスイッチ信号がハイレベルとなって、ＣＰＵ３を動作させるべきでない時に誤動作させてしまう、といった不具合を生じていた（図２の破線を参照）。
【００２７】
それに対して、本実施形態のスイッチ部１ｂでは、上記のような場合、静電保護ダイオードＤ１とトランジスタＱ１〜Ｑ３との間に形成された寄生トランジスタのうち、静電保護ダイオードＤ１に最も近いトランジスタＱ３に付随する寄生トランジスタＱｐ１が最先にオン状態となる。従って、該寄生トランジスタＱｐ１を介してトランジスタＱ３（常にオフ状態）のコレクタ電圧が引き下げられるので、論理積回路ＡＮＤ１への第２入力論理がローレベルとなり、論理積回路ＡＮＤ１の出力論理は、第１入力論理（トランジスタＱ２のコレクタ電圧）に依ることなく、入力信号論理と整合の取れたローレベルとなる。このような構成とすることにより、ショットキーダイオードや電流制限抵抗等の外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００２８】
なお、抵抗Ｒ３の抵抗値は、少なくとも抵抗Ｒ１、Ｒ２と同値以上にしておくことが望ましい。このような抵抗値設定を行えば、より確実に、寄生トランジスタＱｐ１を他の寄生トランジスタよりも先にオン状態とすることができる。
【００２９】
次に、図３を参照しながら、本発明の第２実施形態についての詳細な説明を行う。なお、本図において、（ａ）はＩＣの要部構成を示すブロック図（一部に回路図を含む）であり、（ｂ）はその素子構造を示す縦断面図である。
【００３０】
図３（ａ）に示すように、本実施形態のスイッチ付き電源ＩＣ４は、電源電圧Ｖｃｃが印加される電源端子Ｔ５と、接地電位ＧＮＤが印加される接地端子Ｔ６と、マイコン５からのロジック信号（ハイレベル［Ｈ］／ローレベル［Ｌ］）が入力される信号入力端子Ｔ７と、ＣＰＵ６に対して所定電圧Ｖｏを供給する電圧出力端子Ｔ８と、スイッチ信号に応じて動作可否を制御され、電源電圧Ｖｃｃから所定電圧Ｖｏを生成してＣＰＵ６に供給するレギュレータ部４ａと、マイコン５から入力されたロジック信号を前記スイッチ信号としてレギュレータ部４ａに送出するスイッチ部４ｂと、を有して成る。
【００３１】
スイッチ部４ｂは、ｐｎｐ型バイポーラトランジスタＱ４〜Ｑ６（出力制御トランジスタＱ４、Ｑ５とダミートランジスタＱ６）と、抵抗Ｒ４〜Ｒ６と、静電保護ダイオードＤ２と、論理和回路ＯＲ１と、を有して成る。上記各素子は、図３（ｂ）に示すように、信号入力端子Ｔ７、静電保護ダイオードＤ２、トランジスタＱ６、トランジスタＱ４、トランジスタＱ５の順序で、ｐ型半導体基板２１に形成されたｎ型半導体領域２２上に配列されている。
【００３２】
トランジスタＱ４のベース（ｎ型半導体領域２４）は、信号入力端子Ｔ７に接続されている。トランジスタＱ４のコレクタ（ｎ型半導体領域２３）は、抵抗Ｒ４を介して接地端子Ｔ６に接続される一方、トランジスタＱ５のベース（ｎ型半導体領域２７）にも接続されている。トランジスタＱ４のエミッタ（ｐ型半導体領域２５）は、電源端子Ｔ５に接続されている。
【００３３】
トランジスタＱ５のコレクタ（ｐ型半導体領域２６）は、抵抗Ｒ５を介して接地端子Ｔ６に接続される一方、論理和回路ＯＲ１の第１入力端にも接続されている。トランジスタＱ５のエミッタ（ｐ型半導体領域２８）は、電源端子Ｔ５に接続されている。
【００３４】
トランジスタＱ６のコレクタ（ｐ型半導体領域２９）は、抵抗Ｒ６を介して接地端子Ｔ６に接続される一方、論理和回路ＯＲ１の第２入力端にも接続されている。トランジスタＱ６のベース（ｎ型半導体領域３０）及びエミッタ（ｐ型半導体領域３１）は、いずれも電源端子Ｔ５に接続されている。
【００３５】
静電保護ダイオードＤ２のカソード（ｎ型半導体領域２２）は、電源端子Ｔ５に接続されている。静電保護ダイオードＤ２のアノード（ｐ型半導体領域３２）は、信号入力端子Ｔ７に接続されている。
【００３６】
スイッチ部４ｂの出力端に相当する論理和回路ＯＲ１の出力端は、レギュレータ部４ｂの動作可否制御端に接続されている。
【００３７】
上記構造から成るスイッチ部４ｂにおいて、静電保護ダイオードＤ２とトランジスタＱ６との間には、ｎ型半導体領域２２をベース、ｐ型半導体領域３２をエミッタとし、ｐ型半導体領域２９をコレクタとする寄生トランジスタＱｐ２が形成されている。また、図示していないが、静電保護ダイオードＤ２とトランジスタＱ４、Ｑ５との間にも、ｐ型半導体領域２３、２６を各々コレクタとする寄生トランジスタが形成されている。
【００３８】
次に、上記構成から成るスイッチ部４ｂの信号入出力動作について、図４を参照しながら説明する。なお、図４（ａ）は入力信号に対するスイッチ信号の論理変遷を示した図であり、図４（ｂ）は入力信号とスイッチ信号各々の信号波形を示した図である。
【００３９】
信号入力端子Ｔ７に過大な正電圧が印加されることなく、入力信号が所定電圧範囲（Ｖｃｃ＋ＶＦ２以下）に収まっている場合、寄生トランジスタＱｐ２のベース・エミッタ間電圧がそのターンオン電圧ＶＦ２を上回ることはなく、寄生トランジスタＱｐ２はオフ状態となる。従って、寄生トランジスタＱｐ２を介してトランジスタＱ６（常にオフ状態）のコレクタ電圧が引き上げられることはないので、論理和回路ＯＲ１への第２入力論理はローレベルとなる。すなわち、入力信号の電圧レベルが正常であれば、論理和回路ＯＲ１の出力論理は、第１入力論理（トランジスタＱ５のコレクタ電圧）と一致することになる。
【００４０】
上記した入力信号正常時において、信号入力端子Ｔ７への入力信号がハイレベルになると、トランジスタＱ４のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ４がオフ状態となる。これにより、トランジスタＱ４のコレクタ電圧が下がり、トランジスタＱ５のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ５がオン状態となる。従って、トランジスタＱ５のコレクタ電圧が上がり、論理和回路ＯＲ１の第１入力論理（すなわち、論理和回路ＯＲ１の出力論理）は、入力信号論理と整合の取れたハイレベルとなる。
【００４１】
また、信号入力端子Ｔ７への入力信号がローレベルになると、トランジスタＱ４のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ４がオン状態となる。これにより、トランジスタＱ４のコレクタ電圧が上がり、トランジスタＱ５のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ５がオフ状態となる。従って、トランジスタＱ５のコレクタ電圧が下がり、論理和回路ＯＲ１の第１入力論理（すなわち、論理和回路ＯＲ１の出力論理）は、入力信号論理と整合の取れたローレベルとなる。
【００４２】
続いて、信号入力端子Ｔ７に過大な正電圧が印加され、入力信号がＶｃｃ＋ＶＦ２を上回った場合（例えば、信号入力端子Ｔ７への入力信号にオーバーシュートが生じた場合）について説明する。このような場合、従来構成（トランジスタＱ６を有しない構成）では、静電保護ダイオードＤ２とトランジスタＱ４との間に形成された寄生トランジスタがオン状態となり、該寄生トランジスタを介してトランジスタＱ４のコレクタ電圧が引き上げられていた。その結果、トランジスタＱ５がオフ状態となり、入力信号がハイレベルであるにも拘わらず、出力されるスイッチ信号がローレベルとなって、ＣＰＵ６を動作させるべき時に動作させることができなくなる、といった不具合を生じていた（図４の破線を参照）。
【００４３】
それに対して、本実施形態のスイッチ部４ｂでは、上記のような場合、静電保護ダイオードＤ２とトランジスタＱ４〜Ｑ６との間に形成された寄生トランジスタのうち、静電保護ダイオードＤ２に最も近いトランジスタＱ６に付随する寄生トランジスタＱｐ２が最先にオン状態となる。従って、該寄生トランジスタＱｐ２を介してトランジスタＱ６（常にオフ状態）のコレクタ電圧が引き上げられるので、論理和回路ＯＲ１への第２入力論理がハイレベルとなり、論理和回路ＯＲ１の出力論理は、第１入力論理（トランジスタＱ５のコレクタ電圧）に依ることなく、入力信号論理と整合の取れたハイレベルとなる。このような構成とすることにより、ショットキーダイオードや電流制限抵抗等の外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００４４】
なお、抵抗Ｒ６の抵抗値は、少なくとも抵抗Ｒ４、Ｒ５と同値以上にしておくことが望ましい。このような抵抗値設定を行えば、より確実に、寄生トランジスタＱｐ２を他の寄生トランジスタよりも先にオン状態とすることができる。
【００４５】
上記の実施形態では、スイッチ付き電源ＩＣの信号入力部に本発明を適用した場合を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置全般に広く適用することが可能である。
【００４６】
また、上記の実施形態では、バイポーラトランジスタを用いた例を挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、電界効果トランジスタを用いても、同様の効果を得ることが可能である。
【００４７】
【発明の効果】
上記したように、本発明に係る半導体装置は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置において、前記静電保護ダイオードから見て前記出力制御トランジスタよりも近い位置に形成されたダミートランジスタと、前記静電保護ダイオードと前記ダミートランジスタとの間に形成される寄生トランジスタがオン状態である間は出力信号を所定論理とする出力論理決定回路と、を有して成る構成としている。
【００４８】
具体的に述べると、本発明に係る半導体装置は、カソードが信号入力端子に接続され、アノードが接地端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記電源端子に接続され、ベースとエミッタがいずれも前記接地端子に接続されたｎｐｎ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理積回路と；を有する構成としている。
【００４９】
或いは、本発明に係る半導体装置は、アノードが信号入力端子に接続され、カソードが電源端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記接地端子に接続され、ベースとエミッタがいずれも前記電源端子に接続されたｐｎｐ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理和回路と；を有する構成としている。
【００５０】
このような構成とすることにより、外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００５１】
なお、上記構成から成る半導体装置において、第３抵抗は、少なくとも第１、第２抵抗と同値以上の抵抗値を有する構成にするとよい。このような抵抗値設定を行えば、より確実に、ダミートランジスタに付随する寄生トランジスタを他の寄生トランジスタよりも先にオン状態とすることができる。
【図面の簡単な説明】
【図１】本発明に係るスイッチ付き電源ＩＣの第１実施形態を示す図である。
【図２】スイッチ部１ｂの信号入出力動作を説明するための図である。
【図３】本発明に係るスイッチ付き電源ＩＣの第２実施形態を示す図である。
【図４】スイッチ部４ｂの信号入出力動作を説明するための図である。
【符号の説明】
１ スイッチ付き電源ＩＣ
１ａ レギュレータ部
１ｂ スイッチ部
２ マイコン
３ ＣＰＵ
１０ ｐ型半導体基板
１１、１４、１７ ｎ型半導体領域
１２、１５、１８ ｐ型半導体領域
１３、１６、１９ ｎ型半導体領域
２０ ｎ型半導体領域
Ｑ１、Ｑ２、Ｑ３ ｎｐｎ型バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｄ１ 静電保護ダイオード
ＡＮＤ１ 論理積回路
Ｑｐ１ 寄生トランジスタ
Ｔ１ 電源端子
Ｔ２ 接地端子
Ｔ３ 信号入力端子
Ｔ４ 電圧出力端子
４ スイッチ付き電源ＩＣ
４ａ レギュレータ部
４ｂ スイッチ部
５ マイコン
６ ＣＰＵ
２１ ｐ型半導体基板
２２ ｎ型半導体領域
２３、２６、２９ ｐ型半導体領域
２４、２７、３０ ｎ型半導体領域
２５、２８、３１ ｐ型半導体領域
３２ ｐ型半導体領域
Ｑ４〜Ｑ６ ｐｎｐ型バイポーラトランジスタ
Ｒ４、Ｒ５、Ｒ６ 抵抗
Ｄ２ 静電保護ダイオード
ＯＲ１ 論理和回路
Ｑｐ２ 寄生トランジスタ
Ｔ５ 電源端子
Ｔ６ 接地端子
Ｔ７ 信号入力端子
Ｔ８ 電圧出力端子
【発明の属する技術分野】
本発明は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置に関するものである。
【０００２】
【従来の技術】
信号入出力部に静電保護ダイオードを有して成る半導体装置には、その素子構造上、静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する。そのため、当該構成から成る半導体装置では、何らかの原因（例えば信号入力端子に対する過大な正負電圧の印加）で寄生トランジスタがオン状態になると、出力信号に意図しない変遷が生じて入出力信号間のロジックに不整合を生じるという課題があった。
【０００３】
なお、寄生トランジスタがオン状態となる条件は、静電保護ダイオードから出力制御トランジスタまでの距離や、各素子を形成する拡散層濃度等によって異なっており、その予想は非常に困難である。そのため、従来では、半導体装置の基板実装に際し、該半導体装置の信号入力端子に、静電保護ダイオードや寄生トランジスタよりもｐｎ順方向降下電圧ＶＦの小さいダイオード（ショットキーダイオードなど）を外付けしたり、電流制限抵抗を外付けしたりすることによって、上記課題の解決が図られていた。一方、半導体装置自体には、別段寄生トランジスタによる誤動作対策が為されておらず、仕様書等に過大電圧印加禁止の説明文や許容入力電圧範囲（例えば−０．３［Ｖ］以上）が記載されるのみであった。
【０００４】
【特許文献１】
特開平１０−２０００５６号公報
【特許文献２】
実開平７−４２１４６号公報
【０００５】
【発明が解決しようとする課題】
確かに、 半導体装置自体に何ら対策が為されていなくても、その基板実装時に上記の対策（ショットキーダイオードや電流制限抵抗の外付け）を施せば、寄生トランジスタがオン状態となりにくくなるので、半導体装置における入出力ロジックの不整合発生を防ぐことは可能である。
【０００６】
しかしながら、上記の対策では、半導体装置のユーザ側において、外付け部品の増加や、それに伴う製造プロセスの複雑化、コストアップ、装置規模拡大等が招かれるため、ユーザからは、半導体装置自体の寄生トランジスタ対策が強く要望されていた。
【０００７】
なお、上記要望を受けて、近年では、寄生トランジスタ対策を施した半導体装置も開示・提案され始めている。例えば、特許文献１の半導体集積回路装置は、負電圧検知回路を有して成り、その検知信号を用いて負荷を切り離したり、出力トランジスタを制御したりすることで、負電圧印加による誤動作や素子破壊を防止するものである。また、特許文献２のバイポーラＩＣは、静電保護ダイオードの代わりに、ダイオード接続されたトランジスタを用いることで、寄生トランジスタがオン状態となることを阻止するものである。
【０００８】
本発明は、上記の問題点に鑑み、外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能な半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置において、前記静電保護ダイオードから見て前記出力制御トランジスタよりも近い位置に形成されたダミートランジスタと、前記静電保護ダイオードと前記ダミートランジスタとの間に形成される寄生トランジスタがオン状態である間は出力信号を所定論理とする出力論理決定回路と、を有して成る構成としている。
【００１０】
具体的に述べると、本発明に係る半導体装置は、カソードが信号入力端子に接続され、アノードが接地端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記電源端子に接続され、ベースとエミッタがいずれも前記接地端子に接続されたｎｐｎ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理積回路と；を有する構成としている。
【００１１】
或いは、本発明に係る半導体装置は、アノードが信号入力端子に接続され、カソードが電源端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記接地端子に接続され、ベースとエミッタがいずれも前記電源端子に接続されたｐｎｐ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理和回路と；を有する構成としている。
【００１２】
なお、上記構成から成る半導体装置において、第３抵抗は、少なくとも第１、第２抵抗と同値以上の抵抗値を有する構成にするとよい。
【００１３】
【発明の実施の形態】
以下では、本発明をスイッチ付き電源ＩＣに適用した場合を例示して説明を行う。図１は本発明の第１実施形態を示す図である。本図において、（ａ）はＩＣの要部構成を示すブロック図（一部に回路図を含む）であり、（ｂ）はその素子構造を示す縦断面図である。
【００１４】
図１（ａ）に示すように、本実施形態のスイッチ付き電源ＩＣ１は、電源電圧Ｖｃｃが印加される電源端子Ｔ１と、接地電位ＧＮＤが印加される接地端子Ｔ２と、マイコン２からのロジック信号（ハイレベル［Ｈ］／ローレベル［Ｌ］）が入力される信号入力端子Ｔ３と、ＣＰＵ［Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ］３に対して所定電圧Ｖｏを供給する電圧出力端子Ｔ４と、スイッチ信号に応じて動作可否を制御され、電源電圧Ｖｃｃから所定電圧Ｖｏを生成してＣＰＵ３に供給するレギュレータ部１ａと、マイコン２から入力されたロジック信号を前記スイッチ信号としてレギュレータ部１ａに送出するスイッチ部１ｂと、を有して成る。
【００１５】
スイッチ部１ｂは、ｎｐｎ型バイポーラトランジスタＱ１〜Ｑ３（出力制御トランジスタＱ１、Ｑ２とダミートランジスタＱ３）と、抵抗Ｒ１〜Ｒ３と、静電保護ダイオードＤ１と、論理積回路ＡＮＤ１と、を有して成る。上記各素子は、図１（ｂ）に示すように、信号入力端子Ｔ３、静電保護ダイオードＤ１、トランジスタＱ３、トランジスタＱ１、トランジスタＱ２の順序で、ｐ型半導体基板１０上に配列されている。
【００１６】
トランジスタＱ１のベース（ｐ型半導体領域１２）は、信号入力端子Ｔ３に接続されている。トランジスタＱ１のコレクタ（ｎ型半導体領域１１）は、抵抗Ｒ１を介して電源端子Ｔ１に接続される一方、トランジスタＱ２のベース（ｐ型半導体領域１５）にも接続されている。トランジスタＱ１のエミッタ（ｎ型半導体領域１３）は、接地端子Ｔ２に接続されている。
【００１７】
トランジスタＱ２のコレクタ（ｎ型半導体領域１４）は、抵抗Ｒ２を介して電源端子Ｔ１に接続される一方、論理積回路ＡＮＤ１の第１入力端にも接続されている。トランジスタＱ２のエミッタ（ｎ型半導体領域１６）は、接地端子Ｔ２に接続されている。
【００１８】
トランジスタＱ３のコレクタ（ｎ型半導体領域１７）は、抵抗Ｒ３を介して電源端子Ｔ１に接続される一方、論理積回路ＡＮＤ１の第２入力端にも接続されている。トランジスタＱ３のベース（ｐ型半導体領域１８）及びエミッタ（ｎ型半導体領域１９）は、いずれも接地端子Ｔ２に接続されている。
【００１９】
静電保護ダイオードＤ１のカソード（ｎ型半導体領域２０）は、信号入力端子Ｔ３に接続されている。静電保護ダイオードＤ１のアノード（ｐ型半導体基板１０）は、接地端子Ｔ２に接続されている。
【００２０】
スイッチ部１ｂの出力端に相当する論理積回路ＡＮＤ１の出力端は、レギュレータ部１ｂの動作可否制御端に接続されている。
【００２１】
上記構造から成るスイッチ部１ｂにおいて、静電保護ダイオードＤ１とトランジスタＱ３との間には、ｐ型半導体基板１０をベース、ｎ型半導体領域２０をエミッタとし、ｎ型半導体領域１７をコレクタとする寄生トランジスタＱｐ１が形成されている。また、図示していないが、静電保護ダイオードＤ１とトランジスタＱ１、Ｑ２との間にも、ｎ型半導体領域１１、１４を各々コレクタとする寄生トランジスタが形成されている。
【００２２】
次に、上記構成から成るスイッチ部１ｂの信号入出力動作について、図２を参照しながら説明する。なお、図２（ａ）は入力信号に対するスイッチ信号の論理変遷を示した図であり、図２（ｂ）は入力信号とスイッチ信号各々の信号波形を示した図である。
【００２３】
信号入力端子Ｔ３に過大な負電圧が印加されることなく、入力信号が所定電圧範囲（−ＶＦ２以上）に収まっている場合、寄生トランジスタＱｐ１のベース・エミッタ間電圧がそのターンオン電圧ＶＦ２を上回ることはなく、寄生トランジスタＱｐ１はオフ状態となる。従って、寄生トランジスタＱｐ１を介してトランジスタＱ３（常にオフ状態）のコレクタ電圧が引き下げられることはないので、論理積回路ＡＮＤ１への第２入力論理はハイレベルとなる。すなわち、入力信号の電圧レベルが正常であれば、論理積回路ＡＮＤ１の出力論理は、第１入力論理（トランジスタＱ２のコレクタ電圧）と一致することになる。
【００２４】
上記した入力信号正常時において、信号入力端子Ｔ３への入力信号がハイレベルになると、トランジスタＱ１のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ１がオン状態となる。これにより、トランジスタＱ１のコレクタ電圧が下がり、トランジスタＱ２のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ２がオフ状態となる。従って、トランジスタＱ２のコレクタ電圧が上がり、論理積回路ＡＮＤ１の第１入力論理（すなわち、論理積回路ＡＮＤ１の出力論理）は、入力信号論理と整合の取れたハイレベルとなる。
【００２５】
また、信号入力端子Ｔ３への入力信号がローレベルになると、トランジスタＱ１のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ１がオフ状態となる。これにより、トランジスタＱ１のコレクタ電圧が上がり、トランジスタＱ２のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ２がオン状態となる。従って、トランジスタＱ２のコレクタ電圧が下がり、論理積回路ＡＮＤ１の第１入力論理（すなわち、論理積回路ＡＮＤ１の出力論理）は、入力信号論理と整合の取れたローレベルとなる。
【００２６】
続いて、信号入力端子Ｔ３に過大な負電圧が印加され、入力信号が−ＶＦ２を下回った場合（例えば、信号入力端子Ｔ３への入力信号にアンダーシュートが生じた場合）について説明する。このような場合、従来構成（トランジスタＱ３を有しない構成）では、静電保護ダイオードＤ１とトランジスタＱ１との間に形成された寄生トランジスタがオン状態となり、該寄生トランジスタを介してトランジスタＱ１のコレクタ電圧が引き下げられていた。その結果、トランジスタＱ２がオフ状態となり、入力信号がローレベルであるにも拘わらず、出力されるスイッチ信号がハイレベルとなって、ＣＰＵ３を動作させるべきでない時に誤動作させてしまう、といった不具合を生じていた（図２の破線を参照）。
【００２７】
それに対して、本実施形態のスイッチ部１ｂでは、上記のような場合、静電保護ダイオードＤ１とトランジスタＱ１〜Ｑ３との間に形成された寄生トランジスタのうち、静電保護ダイオードＤ１に最も近いトランジスタＱ３に付随する寄生トランジスタＱｐ１が最先にオン状態となる。従って、該寄生トランジスタＱｐ１を介してトランジスタＱ３（常にオフ状態）のコレクタ電圧が引き下げられるので、論理積回路ＡＮＤ１への第２入力論理がローレベルとなり、論理積回路ＡＮＤ１の出力論理は、第１入力論理（トランジスタＱ２のコレクタ電圧）に依ることなく、入力信号論理と整合の取れたローレベルとなる。このような構成とすることにより、ショットキーダイオードや電流制限抵抗等の外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００２８】
なお、抵抗Ｒ３の抵抗値は、少なくとも抵抗Ｒ１、Ｒ２と同値以上にしておくことが望ましい。このような抵抗値設定を行えば、より確実に、寄生トランジスタＱｐ１を他の寄生トランジスタよりも先にオン状態とすることができる。
【００２９】
次に、図３を参照しながら、本発明の第２実施形態についての詳細な説明を行う。なお、本図において、（ａ）はＩＣの要部構成を示すブロック図（一部に回路図を含む）であり、（ｂ）はその素子構造を示す縦断面図である。
【００３０】
図３（ａ）に示すように、本実施形態のスイッチ付き電源ＩＣ４は、電源電圧Ｖｃｃが印加される電源端子Ｔ５と、接地電位ＧＮＤが印加される接地端子Ｔ６と、マイコン５からのロジック信号（ハイレベル［Ｈ］／ローレベル［Ｌ］）が入力される信号入力端子Ｔ７と、ＣＰＵ６に対して所定電圧Ｖｏを供給する電圧出力端子Ｔ８と、スイッチ信号に応じて動作可否を制御され、電源電圧Ｖｃｃから所定電圧Ｖｏを生成してＣＰＵ６に供給するレギュレータ部４ａと、マイコン５から入力されたロジック信号を前記スイッチ信号としてレギュレータ部４ａに送出するスイッチ部４ｂと、を有して成る。
【００３１】
スイッチ部４ｂは、ｐｎｐ型バイポーラトランジスタＱ４〜Ｑ６（出力制御トランジスタＱ４、Ｑ５とダミートランジスタＱ６）と、抵抗Ｒ４〜Ｒ６と、静電保護ダイオードＤ２と、論理和回路ＯＲ１と、を有して成る。上記各素子は、図３（ｂ）に示すように、信号入力端子Ｔ７、静電保護ダイオードＤ２、トランジスタＱ６、トランジスタＱ４、トランジスタＱ５の順序で、ｐ型半導体基板２１に形成されたｎ型半導体領域２２上に配列されている。
【００３２】
トランジスタＱ４のベース（ｎ型半導体領域２４）は、信号入力端子Ｔ７に接続されている。トランジスタＱ４のコレクタ（ｎ型半導体領域２３）は、抵抗Ｒ４を介して接地端子Ｔ６に接続される一方、トランジスタＱ５のベース（ｎ型半導体領域２７）にも接続されている。トランジスタＱ４のエミッタ（ｐ型半導体領域２５）は、電源端子Ｔ５に接続されている。
【００３３】
トランジスタＱ５のコレクタ（ｐ型半導体領域２６）は、抵抗Ｒ５を介して接地端子Ｔ６に接続される一方、論理和回路ＯＲ１の第１入力端にも接続されている。トランジスタＱ５のエミッタ（ｐ型半導体領域２８）は、電源端子Ｔ５に接続されている。
【００３４】
トランジスタＱ６のコレクタ（ｐ型半導体領域２９）は、抵抗Ｒ６を介して接地端子Ｔ６に接続される一方、論理和回路ＯＲ１の第２入力端にも接続されている。トランジスタＱ６のベース（ｎ型半導体領域３０）及びエミッタ（ｐ型半導体領域３１）は、いずれも電源端子Ｔ５に接続されている。
【００３５】
静電保護ダイオードＤ２のカソード（ｎ型半導体領域２２）は、電源端子Ｔ５に接続されている。静電保護ダイオードＤ２のアノード（ｐ型半導体領域３２）は、信号入力端子Ｔ７に接続されている。
【００３６】
スイッチ部４ｂの出力端に相当する論理和回路ＯＲ１の出力端は、レギュレータ部４ｂの動作可否制御端に接続されている。
【００３７】
上記構造から成るスイッチ部４ｂにおいて、静電保護ダイオードＤ２とトランジスタＱ６との間には、ｎ型半導体領域２２をベース、ｐ型半導体領域３２をエミッタとし、ｐ型半導体領域２９をコレクタとする寄生トランジスタＱｐ２が形成されている。また、図示していないが、静電保護ダイオードＤ２とトランジスタＱ４、Ｑ５との間にも、ｐ型半導体領域２３、２６を各々コレクタとする寄生トランジスタが形成されている。
【００３８】
次に、上記構成から成るスイッチ部４ｂの信号入出力動作について、図４を参照しながら説明する。なお、図４（ａ）は入力信号に対するスイッチ信号の論理変遷を示した図であり、図４（ｂ）は入力信号とスイッチ信号各々の信号波形を示した図である。
【００３９】
信号入力端子Ｔ７に過大な正電圧が印加されることなく、入力信号が所定電圧範囲（Ｖｃｃ＋ＶＦ２以下）に収まっている場合、寄生トランジスタＱｐ２のベース・エミッタ間電圧がそのターンオン電圧ＶＦ２を上回ることはなく、寄生トランジスタＱｐ２はオフ状態となる。従って、寄生トランジスタＱｐ２を介してトランジスタＱ６（常にオフ状態）のコレクタ電圧が引き上げられることはないので、論理和回路ＯＲ１への第２入力論理はローレベルとなる。すなわち、入力信号の電圧レベルが正常であれば、論理和回路ＯＲ１の出力論理は、第１入力論理（トランジスタＱ５のコレクタ電圧）と一致することになる。
【００４０】
上記した入力信号正常時において、信号入力端子Ｔ７への入力信号がハイレベルになると、トランジスタＱ４のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ４がオフ状態となる。これにより、トランジスタＱ４のコレクタ電圧が下がり、トランジスタＱ５のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ５がオン状態となる。従って、トランジスタＱ５のコレクタ電圧が上がり、論理和回路ＯＲ１の第１入力論理（すなわち、論理和回路ＯＲ１の出力論理）は、入力信号論理と整合の取れたハイレベルとなる。
【００４１】
また、信号入力端子Ｔ７への入力信号がローレベルになると、トランジスタＱ４のベース・エミッタ間電圧がターンオン電圧ＶＦ１を上回るので、トランジスタＱ４がオン状態となる。これにより、トランジスタＱ４のコレクタ電圧が上がり、トランジスタＱ５のベース・エミッタ間電圧がターンオン電圧ＶＦ１を下回るので、トランジスタＱ５がオフ状態となる。従って、トランジスタＱ５のコレクタ電圧が下がり、論理和回路ＯＲ１の第１入力論理（すなわち、論理和回路ＯＲ１の出力論理）は、入力信号論理と整合の取れたローレベルとなる。
【００４２】
続いて、信号入力端子Ｔ７に過大な正電圧が印加され、入力信号がＶｃｃ＋ＶＦ２を上回った場合（例えば、信号入力端子Ｔ７への入力信号にオーバーシュートが生じた場合）について説明する。このような場合、従来構成（トランジスタＱ６を有しない構成）では、静電保護ダイオードＤ２とトランジスタＱ４との間に形成された寄生トランジスタがオン状態となり、該寄生トランジスタを介してトランジスタＱ４のコレクタ電圧が引き上げられていた。その結果、トランジスタＱ５がオフ状態となり、入力信号がハイレベルであるにも拘わらず、出力されるスイッチ信号がローレベルとなって、ＣＰＵ６を動作させるべき時に動作させることができなくなる、といった不具合を生じていた（図４の破線を参照）。
【００４３】
それに対して、本実施形態のスイッチ部４ｂでは、上記のような場合、静電保護ダイオードＤ２とトランジスタＱ４〜Ｑ６との間に形成された寄生トランジスタのうち、静電保護ダイオードＤ２に最も近いトランジスタＱ６に付随する寄生トランジスタＱｐ２が最先にオン状態となる。従って、該寄生トランジスタＱｐ２を介してトランジスタＱ６（常にオフ状態）のコレクタ電圧が引き上げられるので、論理和回路ＯＲ１への第２入力論理がハイレベルとなり、論理和回路ＯＲ１の出力論理は、第１入力論理（トランジスタＱ５のコレクタ電圧）に依ることなく、入力信号論理と整合の取れたハイレベルとなる。このような構成とすることにより、ショットキーダイオードや電流制限抵抗等の外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００４４】
なお、抵抗Ｒ６の抵抗値は、少なくとも抵抗Ｒ４、Ｒ５と同値以上にしておくことが望ましい。このような抵抗値設定を行えば、より確実に、寄生トランジスタＱｐ２を他の寄生トランジスタよりも先にオン状態とすることができる。
【００４５】
上記の実施形態では、スイッチ付き電源ＩＣの信号入力部に本発明を適用した場合を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、本発明は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置全般に広く適用することが可能である。
【００４６】
また、上記の実施形態では、バイポーラトランジスタを用いた例を挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、電界効果トランジスタを用いても、同様の効果を得ることが可能である。
【００４７】
【発明の効果】
上記したように、本発明に係る半導体装置は、信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置において、前記静電保護ダイオードから見て前記出力制御トランジスタよりも近い位置に形成されたダミートランジスタと、前記静電保護ダイオードと前記ダミートランジスタとの間に形成される寄生トランジスタがオン状態である間は出力信号を所定論理とする出力論理決定回路と、を有して成る構成としている。
【００４８】
具体的に述べると、本発明に係る半導体装置は、カソードが信号入力端子に接続され、アノードが接地端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記電源端子に接続され、ベースとエミッタがいずれも前記接地端子に接続されたｎｐｎ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理積回路と；を有する構成としている。
【００４９】
或いは、本発明に係る半導体装置は、アノードが信号入力端子に接続され、カソードが電源端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第２出力制御トランジスタと；を有して成る半導体装置において、前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記接地端子に接続され、ベースとエミッタがいずれも前記電源端子に接続されたｐｎｐ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理和回路と；を有する構成としている。
【００５０】
このような構成とすることにより、外付け部品を要することなく、寄生トランジスタによる誤動作を防ぐことが可能となる。
【００５１】
なお、上記構成から成る半導体装置において、第３抵抗は、少なくとも第１、第２抵抗と同値以上の抵抗値を有する構成にするとよい。このような抵抗値設定を行えば、より確実に、ダミートランジスタに付随する寄生トランジスタを他の寄生トランジスタよりも先にオン状態とすることができる。
【図面の簡単な説明】
【図１】本発明に係るスイッチ付き電源ＩＣの第１実施形態を示す図である。
【図２】スイッチ部１ｂの信号入出力動作を説明するための図である。
【図３】本発明に係るスイッチ付き電源ＩＣの第２実施形態を示す図である。
【図４】スイッチ部４ｂの信号入出力動作を説明するための図である。
【符号の説明】
１ スイッチ付き電源ＩＣ
１ａ レギュレータ部
１ｂ スイッチ部
２ マイコン
３ ＣＰＵ
１０ ｐ型半導体基板
１１、１４、１７ ｎ型半導体領域
１２、１５、１８ ｐ型半導体領域
１３、１６、１９ ｎ型半導体領域
２０ ｎ型半導体領域
Ｑ１、Ｑ２、Ｑ３ ｎｐｎ型バイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ３ 抵抗
Ｄ１ 静電保護ダイオード
ＡＮＤ１ 論理積回路
Ｑｐ１ 寄生トランジスタ
Ｔ１ 電源端子
Ｔ２ 接地端子
Ｔ３ 信号入力端子
Ｔ４ 電圧出力端子
４ スイッチ付き電源ＩＣ
４ａ レギュレータ部
４ｂ スイッチ部
５ マイコン
６ ＣＰＵ
２１ ｐ型半導体基板
２２ ｎ型半導体領域
２３、２６、２９ ｐ型半導体領域
２４、２７、３０ ｎ型半導体領域
２５、２８、３１ ｐ型半導体領域
３２ ｐ型半導体領域
Ｑ４〜Ｑ６ ｐｎｐ型バイポーラトランジスタ
Ｒ４、Ｒ５、Ｒ６ 抵抗
Ｄ２ 静電保護ダイオード
ＯＲ１ 論理和回路
Ｑｐ２ 寄生トランジスタ
Ｔ５ 電源端子
Ｔ６ 接地端子
Ｔ７ 信号入力端子
Ｔ８ 電圧出力端子
Claims (4)
- 信号入力部及び／または信号出力部に静電保護ダイオードを有して成り、該静電保護ダイオードと出力制御トランジスタとの間に寄生トランジスタが付随する半導体装置において、
前記静電保護ダイオードから見て前記出力制御トランジスタよりも近い位置に形成されたダミートランジスタと、前記静電保護ダイオードと前記ダミートランジスタとの間に形成される寄生トランジスタがオン状態である間は出力信号を所定論理とする出力論理決定回路と、を有して成ることを特徴とする半導体装置。 - カソードが信号入力端子に接続され、アノードが接地端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記電源端子に接続され、エミッタが前記接地端子に接続されたｎｐｎ型の第２出力制御トランジスタと；を有して成る半導体装置において、
前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記電源端子に接続され、ベースとエミッタがいずれも前記接地端子に接続されたｎｐｎ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理積回路と；を有することを特徴とする半導体装置。 - アノードが信号入力端子に接続され、カソードが電源端子に接続された静電保護ダイオードと；ベースが前記信号入力端子に接続され、コレクタが第１抵抗を介して接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第１出力制御トランジスタと；ベースが第１出力制御トランジスタのコレクタと第１抵抗との接続ノードに接続され、コレクタが第２抵抗を介して前記接地端子に接続され、エミッタが前記電源端子に接続されたｐｎｐ型の第２出力制御トランジスタと；を有して成る半導体装置において、
前記静電保護ダイオードから見て各出力制御トランジスタよりも近い位置に形成され、コレクタが第３抵抗を介して前記接地端子に接続され、ベースとエミッタがいずれも前記電源端子に接続されたｐｎｐ型のダミートランジスタと；第１入力端が第２出力制御トランジスタのコレクタと第２抵抗との接続ノードに接続され、第２入力端が前記ダミートランジスタのコレクタと第３抵抗との接続ノードに接続された論理和回路と；を有することを特徴とする半導体装置。 - 第３抵抗は、少なくとも第１、第２抵抗と同値以上の抵抗値を有することを特徴とする請求項２または請求校３に記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003124821A JP3739365B2 (ja) | 2003-04-30 | 2003-04-30 | 半導体装置 |
| CNB2004100369652A CN1333465C (zh) | 2003-04-30 | 2004-04-20 | 半导体器件 |
| US10/828,159 US7061735B2 (en) | 2003-04-30 | 2004-04-21 | Semiconductor device |
| TW093111363A TW200503241A (en) | 2003-04-30 | 2004-04-23 | Semiconductor device |
| KR1020040030348A KR20040094357A (ko) | 2003-04-30 | 2004-04-30 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003124821A JP3739365B2 (ja) | 2003-04-30 | 2003-04-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004335504A true JP2004335504A (ja) | 2004-11-25 |
| JP3739365B2 JP3739365B2 (ja) | 2006-01-25 |
Family
ID=33308155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003124821A Expired - Lifetime JP3739365B2 (ja) | 2003-04-30 | 2003-04-30 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7061735B2 (ja) |
| JP (1) | JP3739365B2 (ja) |
| KR (1) | KR20040094357A (ja) |
| CN (1) | CN1333465C (ja) |
| TW (1) | TW200503241A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102117604A (zh) * | 2009-12-31 | 2011-07-06 | 乐金显示有限公司 | 液晶显示装置 |
| JP2020145348A (ja) * | 2019-03-07 | 2020-09-10 | ローム株式会社 | 半導体装置 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7636226B2 (en) * | 2006-12-06 | 2009-12-22 | Semiconductor Components Industries, Llc | Current protection circuit using multiple sequenced bipolar transistors |
| CN102790048B (zh) * | 2011-05-17 | 2015-03-25 | 旺宏电子股份有限公司 | 内嵌肖特基二极管的双载子接面晶体管半导体结构 |
| KR102414492B1 (ko) * | 2017-08-22 | 2022-06-28 | 로무 가부시키가이샤 | 연산 증폭기 |
| CN113472339A (zh) * | 2021-07-07 | 2021-10-01 | 弘大芯源(深圳)半导体有限公司 | 一种在连续辐射照射下具有稳定性能的晶体管逻辑电路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1253683B (it) * | 1991-09-12 | 1995-08-22 | Sgs Thomson Microelectronics | Dispositivo a bassa corrente di perdita per la protezione di un circuito integrato da scariche elettrostatiche. |
| US5502632A (en) * | 1993-05-07 | 1996-03-26 | Philips Electronics North America Corporation | High voltage integrated circuit driver for half-bridge circuit employing a bootstrap diode emulator |
| JP3251724B2 (ja) | 1993-07-30 | 2002-01-28 | 満生 原 | 地盤改良装置の撹拌翼構造 |
| DE19509024C1 (de) * | 1995-03-13 | 1996-10-31 | Sgs Thomson Microelectronics | Integrierte Halbleiterschaltung (steuerbarer Halbleiterschalter) mit Schutz gegen zu negatives Potential |
| DE69533309D1 (de) * | 1995-05-17 | 2004-09-02 | St Microelectronics Srl | Laden eines Bootstrap-Kondensators mittels eines lateralen DMOS-Transistors |
| JPH10200056A (ja) | 1997-01-14 | 1998-07-31 | Oki Electric Ind Co Ltd | バイポーラｉｃ |
| JP3557510B2 (ja) * | 1997-06-30 | 2004-08-25 | 沖電気工業株式会社 | 半導体装置 |
| IT1296611B1 (it) * | 1997-12-04 | 1999-07-14 | Sgs Thomson Microelectronics | Circuito di buffer di ingresso/uscita, in particolare realizzato, in tecnologia cmos, con controllo di variazione di tensione |
| DE10053374C2 (de) * | 2000-10-27 | 2002-11-07 | Infineon Technologies Ag | Bipolarer Komparator |
| CN1362708A (zh) * | 2001-01-02 | 2002-08-07 | 吴秀林 | 一种闪存芯片的读写方法 |
-
2003
- 2003-04-30 JP JP2003124821A patent/JP3739365B2/ja not_active Expired - Lifetime
-
2004
- 2004-04-20 CN CNB2004100369652A patent/CN1333465C/zh not_active Expired - Fee Related
- 2004-04-21 US US10/828,159 patent/US7061735B2/en active Active
- 2004-04-23 TW TW093111363A patent/TW200503241A/zh unknown
- 2004-04-30 KR KR1020040030348A patent/KR20040094357A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102117604A (zh) * | 2009-12-31 | 2011-07-06 | 乐金显示有限公司 | 液晶显示装置 |
| US9183795B2 (en) | 2009-12-31 | 2015-11-10 | Lg Display Co., Ltd. | Liquid crystal display device |
| JP2020145348A (ja) * | 2019-03-07 | 2020-09-10 | ローム株式会社 | 半導体装置 |
| JP7324016B2 (ja) | 2019-03-07 | 2023-08-09 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1551355A (zh) | 2004-12-01 |
| US20040218323A1 (en) | 2004-11-04 |
| TW200503241A (en) | 2005-01-16 |
| KR20040094357A (ko) | 2004-11-09 |
| US7061735B2 (en) | 2006-06-13 |
| CN1333465C (zh) | 2007-08-22 |
| JP3739365B2 (ja) | 2006-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20051101 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051101 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3739365 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081111 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111111 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121111 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131111 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |