JP4723443B2

JP4723443B2 - 半導体集積回路

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Publication number: JP4723443B2
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Inventors: 且宏加藤
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Description

本発明は、高集積化された半導体集積回路において、静電気放電（ＥＳＤ；electrostatic discharge）に対する保護性能を向上させる技術に関する。

半導体集積回路を構成するＭＯＳ（Metal Oxide Semiconductor）トランジスタやＰＮ接合ダイオード等の素子は、オフ状態であった場合でも微量のリーク電流（オフリーク電流）が流れる。昨今の半導体集積回路の高機能化に伴って回路規模（搭載素子数）が増大しており、それに伴って、半導体集積回路を搭載する電子機器の待機時消費電流も増加するため、半導体集積回路のオフリーク電流を低減させたいという要求が高まっている。

一方、半導体集積回路には、所定の機能を実行するための機能回路を、外部から侵入する静電気サージから保護するためのＥＳＤ保護回路が必須である。特許文献１には、ガードリングを設けたＥＳＤ保護回路が開示されている。また、このＥＳＤ保護回路として、いわゆるＧＧＮＭＯＳ（Gate Grounded NMOS）が広く用いられる。
特開平６−９７３７４号公報

ＥＳＤ保護回路としてＧＧＮＭＯＳを用いた場合、このＧＧＮＭＯＳは機能回路と並列に接続されるので、半導体集積回路のオフリーク電流は、機能回路を流れるオフリーク電流と、ＧＧＮＭＯＳを流れるオフリーク電流との総和となる。そのため、ＧＧＮＭＯＳのオフリーク電流を低減させることは、半導体集積回路全体のオフリーク電流を低減することに寄与する。ここで、従来の半導体集積回路では、ＧＧＣＭＯＳのＥＳＤ保護性能とそのオフリーク電流とがトレードオフの関係にあることが課題である。すなわち、ＧＧＮＭＯＳを用いた従来のＥＳＤ保護回路では、ＥＳＤ保護性能（特に、静電気サージに対する応答性）を向上させようとすると、オフリーク電流が増加してしまうのである。
以下、この点について、図面を参照して説明する。

図１は、ＧＧＮＭＯＳを含む従来の半導体集積回路８の回路構成を示す図である。半導体集積回路８（以下、単に集積回路８）では、電力供給端子として、電源電位ＶＤＤが与えられるＶＤＤ端子と、接地されるＧＮＤ端子とが設けられる。ＧＮＤ端子およびＶＤＤ端子には、それぞれ配線８００（接地配線）および配線８０１（電源配線）が接続される。この配線８００と配線８０１との間に、集積回路８の所定の機能を実行するための機能回路１０と、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２とが並列に接続される。図１において、機能回路１０の内部には、簡単な例として、ＣＭＯＳインバータが設けられている。

このＮＭＯＳトランジスタＱ２２には、その構造上、図１に示すようにＮＰＮ型の寄生バイポーラトランジスタＱＰ２２が形成される。ＮＭＯＳトランジスタＱ２２のドレイン（寄生バイポーラトランジスタＱＰ２２のコレクタ）は、ノード９０２を介して配線８０１と接続される。ＮＭＯＳトランジスタＱ２２のソース（寄生バイポーラトランジスタＱＰ２２のエミッタ）は、ノード９０１を介して配線８００と接続される。ＮＭＯＳトランジスタＱ２２の基板（寄生バイポーラトランジスタＱＰ２２のベース）は、基板抵抗Ｒｓおよびノード９０３を介して配線８００と接続される。

この集積回路８のＶＤＤ端子にＥＳＤイベントが発生した場合を想定する。このＥＳＤイベントによって配線８０１に正極のＥＳＤサージが印加されると、ＮＭＯＳトランジスタＱ２２がブレークダウンを起こすことによって機能回路１０が保護される。すなわち、ＮＭＯＳトランジスタＱ２２のブレークダウンによる基板電位の上昇によって、寄生バイポーラトランジスタＱＰ２２がオンし、図１に示すように、ノード９０２からノード９０１に向かう電流経路によってサージ電流をグランドへ放出される。
ここで重要なことは、このＮＭＯＳトランジスタＱ２２によるＥＳＤ保護が機能するためには、機能回路１０内のＮＭＯＳトランジスタ（Ｑ１０１等）がブレークダウンを起こす前に、ＮＭＯＳトランジスタＱ２２がブレークダウンを起こすことが必要であるということである。

しかしながら、集積度を追求した従来の半導体集積回路において、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２のＥＳＤ保護性能とオフリーク電流とを高いレベルで両立することは、主として、ゲート長と各性能（ＥＳＤ保護性能、オフリーク電流）との関連性により困難となっている。この点について、以下説明する。

先ず、ゲート長とＥＳＤ保護性能との関連性について、図２を参照して説明する。図２は、集積回路８のＶＤＤ端子にＥＳＤイベントが発生した場合において、配線８０１の電圧と、ＮＭＯＳトランジスタＱ２２のソースからＧＮＤ端子へ流れる電流との関係（Ｖ−Ｉ特性）を示す図であって、（ａ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小、かつ、ゲート幅が十分に大きい場合、（ｂ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小であるが、ゲート幅が小さい場合、（ｃ）は、ＮＭＯＳトランジスタＱ２２のゲート長が十分に大きい場合、をそれぞれ示す。なお、図２の（ｄ）は、参考として、機能回路１０のＶ−Ｉ特性を示している。

図２に示すＶ−Ｉ特性は、一般にスナップバック特性として知られている。図２において、（ａ）の場合には、機能回路１０がブレークダウンを起こす電圧（ブレークダウン電圧）に達する前に、１．３３Ａ（公的規格であるＨＢＭ（Human Body Model）において２ｋＶに相当する電流値）の電流を流すことができる。（ｂ）の場合には、サージ電流を十分に流す（放出する）前に、機能回路１０がブレークダウン電圧に達して破壊する可能性がある。（ｃ）の場合には、ＮＭＯＳトランジスタＱ２２がブレークダウンを起こすよりも先に、機能回路１０内のＭＯＳトランジスタがブレークダウンを起こすので、機能回路１０が破壊する可能性がある。なお、（ｃ）の場合には、ゲート幅をどれだけ大きくしたとしても、機能回路１０が保護されない。
以上から、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２のＥＳＤ保護性能を高めるためには、主として、極力短いゲート長にすることが必要であるということがわかる。

その一方で、一般に、ＭＯＳトランジスタのゲート長と、そのＭＯＳトランジスタのオフリーク電流とは負の相関がある点が知られている。
そのため、図２において、（ａ）の場合には、オフリーク電流は非常に大きなものとなる。（ｂ）の場合には、ゲート幅が（ａ）の場合よりも小さいので、（ａ）の場合よりもオフリーク電流が小さい。（ｃ）の場合には、ゲート長が十分に大きいため、オフリーク電流は小さい。

したがって、図２を参照して理解されることは、ＧＧＮＭＯＳ（ＮＭＯＳトランジスタＱ２２）において、ＥＳＤ保護性能とオフリーク電流とはトレードオフの関係にあるということである。すなわち、ＧＧＮＭＯＳ（ＮＭＯＳトランジスタＱ２２）では、ゲート長を大きくすれば、ＥＳＤ保護性能が低下する一方でオフリーク電流が低下し、ゲート長を小さくすれば、ＥＳＤ保護性能が向上する一方でオフリーク電流が増加する。

ＧＧＮＭＯＳのＥＳＤ保護性能とオフリーク電流とがトレードオフの関係にあることによる弊害は、機能回路の集積度を高めるに従って、より一層顕著になる。この点について、再度図１を参照して説明する。

図１において、機能回路１０の集積度を高めるために、機能回路１０内のＮＭＯＳトランジスタのゲート長は、通常、製造工程で許容される最小の値に設計される。その一方で、ＮＭＯＳトランジスタＱ２２のゲート長は、ＥＳＤ保護の観点から、ＮＭＯＳトランジスタＱ２２が機能回路１０内のＮＭＯＳトランジスタよりも先にブレークダウンを起こすようにするために、機能回路１０内のＮＭＯＳトランジスタよりも小さい必要がある。無論、機能回路１０内のＮＭＯＳトランジスタのゲート長が製造工程で許容される最小の値になっている場合に、これよりも小さいゲート長のトランジスタを製造することはできないので、ＮＭＯＳトランジスタＱ２２のゲート長もまた、製造工程で許容される最小の値に設計される。

なお、実際のところ、この従来の集積回路８では、インバータにおいてＮＭＯＳトランジスタと直列に接続されたＰＭＯＳトランジスタ（Ｑ１０１，Ｑ１０３等）が負荷抵抗として機能し、ＮＭＯＳトランジスタがブレークダウンを起こすタイミングを遅らせる働きをする。これにより、機能回路１０内のＭＯＳトランジスタとＮＭＯＳトランジスタＱ２２のゲート長が等しい値（製造工程で許容される最小の値）であっても、ＮＭＯＳトランジスタＱ２２が機能回路１０内のＭＯＳトランジスタよりも早くブレークダウンを起こしてバイポーラ動作に移行する（寄生バイポーラトランジスタＱＰ２２がオンする）ことで、機能回路１０がＥＳＤイベントから保護される。しかしながら、この場合のＥＳＤ保護性能は機能回路１０内のＰＭＯＳトランジスタの存在に頼っており、機能回路１０の外部にあるＧＧＮＭＯＳのみで高いＥＳＤ保護性能を確保することは困難である。

上述したように、集積度を追求した集積回路８では、高いＥＳＤ保護性能を確保することが困難であるほか、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２のゲート長が小さいため、ＮＭＯＳトランジスタＱ２２のオフリーク電流が非常に大きなものとなっている。すなわち、従来の半導体集積回路では、保護トランジスタ（図１ではＮＭＯＳトランジスタＱ２２）のＥＳＤ保護性能とオフリーク電流とを高いレベルで両立することが困難となっており、この点を克服することが望まれていた。

本発明の半導体集積回路は、基準電位が与えられる基準電位線と、第１電源電位が与えられる第１電位線と、第２電源電位が与えられる第２電位線と、第１導電型の保護トランジスタと、トランジスタにより所定の機能を実行する機能回路と、第２導電型のバイポーラトランジスタとを備える。機能回路と保護トランジスタは、基準電位線と第１電位線との間に並列に接続される。バイポーラトランジスタは、ベースが第２電位線に接続され、エミッタが第１電位線に接続され、コレクタが保護トランジスタの基板に接続される。第２電源電位は、通常動作時にバイポーラトランジスタがオンしないように設定される。
なお、通常動作とは、半導体集積回路に所定の電源電位が印加され、機能回路が所定の機能を実行しているときの動作である。

本発明の半導体集積回路によれば、第１電位線におけるＥＳＤイベントの発生時に、バイポーラトランジスタがオンし、保護トランジスタの基板に対して電流を供給することによって、低電圧で保護トランジスタをバイポーラ動作に移行させる。これにより、ＥＳＤイベントにおける印加電圧が機能回路内のトランジスタのブレークダウン電圧に達する前に、保護トランジスタに形成される寄生バイポーラトランジスタのコレクタ電流として、サージ電流を基準電位線に放出する。
このＥＳＤ保護動作は、保護トランジスタのゲート長に依存しない。したがって、保護トランジスタのゲート長を大きく設定することでオフリーク電流を抑制することも可能である。

本発明の半導体集積回路によれば、保護トランジスタのＥＳＤ保護性能とオフリーク電流とを高いレベルで両立することが可能となる。

＜第１の実施形態＞
以下、本発明の半導体集積回路（以下、適宜「集積回路」と略記）の第１の実施形態について説明する。
本実施形態の集積回路は、所定の機能を実行するための機能回路（一般には「内部回路」と称する場合もある）の集積度が高い場合であっても、比較的簡易な構成によって確実なＥＳＤ保護性能を備えている。以下、図３〜図５を参照して、本実施形態の集積回路１の構成および動作について順に説明する。

［集積回路１の構成］
図３は、ＥＳＤ保護回路を含む集積回路１の回路構成を示す図である。
この集積回路１では、所定の機能を実行するための機能回路１０と、その機能回路１０をＥＳＤイベントから保護するためのＥＳＤ保護回路２０とを含む。さらに、このＥＳＤ保護回路２０は、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２（保護トランジスタ）と、バイポーラトランジスタＱ２４と、抵抗Ｒ２４とを有する。なお、本実施形態において、機能回路１０内のＭＯＳトランジスタのゲート長は、機能回路１０の高集積化を図るため、製造工程で許容される最小の値になっている。
集積回路１では、電力供給端子として、電源電位ＶＤＤ１（第１電源電位）が与えられるＶＤＤ１端子と、電源電位ＶＤＤ２（第２電源電位）が与えられるＶＤＤ２端子と、接地電位（基準電位）が与えられるＧＮＤ端子とが設けられる。ＧＮＤ端子、ＶＤＤ１端子およびＶＤＤ２端子には、それぞれ配線８００（基準電位線）、配線８０１（第１電位線）および配線８０２（第２電位線）が接続される。配線８００と配線８０１との間に、機能回路１０と、ＮＭＯＳトランジスタＱ２２とが並列に接続される。図３において、機能回路１０の内部には、簡単な例として、ＣＭＯＳインバータ（ＰＭＯＳトランジスタＱ１０１およびＮＭＯＳトランジスタＱ１０２、ＰＭＯＳトランジスタＱ１０３およびＮＭＯＳトランジスタＱ１０４）が設けられている。

ＮＭＯＳトランジスタＱ２２には、その構造上、図３に示すようにＮＰＮ型の寄生バイポーラトランジスタＱＰ２２が形成される。ＮＭＯＳトランジスタＱ２２のドレイン（寄生バイポーラトランジスタＱＰ２２のコレクタ）は、ノード９０２を介して配線８０１と接続される。ＮＭＯＳトランジスタＱ２２のソース（寄生バイポーラトランジスタＱＰ２２のエミッタ）は、ノード９０１を介して配線８００と接続される。ＮＭＯＳトランジスタＱ２２の基板（寄生バイポーラトランジスタＱＰ２２のベース）は、基板抵抗Ｒｓおよびノード９０３を介して配線８００と接続される。

ＥＳＤ保護回路２０において、ＰＮＰ型のバイポーラトランジスタＱ２４は、ＧＧＮＭＯＳとしてのＮＭＯＳトランジスタＱ２２がＥＳＤイベント発生後早期にバイポーラ動作に移行するようにするためのトリガ素子として機能する。
集積回路１において、バイポーラトランジスタＱ２４のベースは、抵抗Ｒ２４を介して、配線８０２（電源電位ＶＤＤ２）に接続される。バイポーラトランジスタＱ２４のエミッタは、ノード９０４を介して配線８０１（電源電位ＶＤＤ１）に接続される。バイポーラトランジスタＱ２４のコレクタは、ＮＭＯＳトランジスタＱ２２の基板（寄生バイポーラトランジスタＱＰ２２のベース）に接続される。

なお、集積回路１において、電源電位ＶＤＤ２は、ＶｆをＰＮ接合の順方向電圧（シリコン半導体の場合、約０．６Ｖ）とすると、下記（１）式を満足するように設定される。

ＶＤＤ２＋Ｖｆ＞ＶＤＤ１ …（１）

上記（１）式を満足することにより、バイポーラトランジスタＱ２４は、ＥＳＤイベントが発生しない通常動作時には逆バイアスがかかり、オフ状態となる。したがって、バイポーラトランジスタＱ２４は、機能回路１０の通常動作において悪影響（たとえば、バイポーラトランジスタＱ２４のオンに伴う配線８０１の電位低下）を及ぼすことはない。

［集積回路１の動作］
次に、図４および図５を参照して、本実施形態の集積回路１のＥＳＤ保護動作を説明する。
図４は、ＥＳＤイベントがＶＤＤ１端子に発生した場合のサージ電流の流れを示す図である。図５は、ＥＳＤイベントがＶＤＤ１端子に発生した場合において、配線８０１の電圧と、ＮＭＯＳトランジスタＱ２２のソースからＧＮＤ端子へ流れる電流との関係（Ｖ−Ｉ特性）を示す図であって、（ａ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小値である場合、すなわち、機能回路１０内のＭＯＳトランジスタと同様に、ゲート長が製造工程で許容される最小値の場合、（ｂ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小値よりも大きい場合、をそれぞれ示す。なお、図５の（ｃ）は、参考として、機能回路１０のＶ−Ｉ特性を示している。

先ず、ＮＭＯＳトランジスタＱ２２のゲート長が、機能回路１０内のＭＯＳトランジスタと同様に最小値である場合（図５の（ａ）の場合）のＥＳＤ保護動作について説明する。

図４において、ＥＳＤイベントによって配線８０１に正極のＥＳＤサージ電圧が印加されると、このＥＳＤサージ電圧は、ＰＮＰ型のバイポーラトランジスタＱ２４に対して順バイアスとなる。したがって、バイポーラトランジスタＱ２４がオンし、ベース電流およびコレクタ電流が生ずる。このとき、バイポーラトランジスタＱ２４のベースは、接地される配線８００またはＥＳＤサージが発生している配線８０１のいずれにも電気的に接続されていないため、ベース電流およびコレクタ電流の双方ともＮＭＯＳトランジスタＱ２２の基板へ供給される。このバイポーラトランジスタＱ２４から供給される電流は、寄生バイポーラトランジスタＱＰ２２のベース電流となる。
図５を参照すると、正極のＥＳＤサージによって配線８０１の電圧がＶ１（＝２×Ｖｆ（Ｖｆ：順方向電圧））に達した時点で、寄生バイポーラトランジスタＱＰ２２に順バイアスが掛かり、寄生バイポーラトランジスタＱＰ２２がオンする。なお、Ｖ１は、シリコン半導体の場合、約１．２Ｖである。

配線８０１の電圧がＶ１を越えた場合に、寄生バイポーラトランジスタＱＰ２２がオンしてバイポーラ動作を開始するが、図５に示すように、配線８０１の電圧がＶ２に達するまでは、寄生バイポーラトランジスタＱＰ２２のエミッタから配線８００に流れる電流はごく僅かである。配線８０１の電圧がＶ１からＶ２までの範囲にあるときには、ＮＭＯＳトランジスタＱ２２のソースからグランドに放出される電流は、主として、バイポーラトランジスタＱ２４から供給される電流、すなわち、寄生バイポーラトランジスタＱＰ２２のベースからエミッタに流れる電流である。
配線８０１の電圧がＶ２を越えたときには、寄生バイポーラトランジスタＱＰ２２が本格的なバイポーラ動作を開始し、バイポーラトランジスタＱ２４から供給されるベース電流のβ倍（β：電流増幅率）のコレクタ電流Ｉｃｏ（図４参照）がエミッタに向かって流れる。配線８０１の電圧がＶ２を越えたときには、このコレクタ電流Ｉｃｏがサージ電流として支配的になる。なお、配線８０１の電圧がＶ２を越えたときのＶ−Ｉ特性は、図２の（ａ）と同一となる。

図５に示すように、本実施形態におけるＥＳＤ保護回路２０は、バイポーラトランジスタＱ２４によって、ＮＭＯＳトランジスタＱ２２に対して負性抵抗領域に移行させるような高電圧を印加することなく、低い電圧でＮＭＯＳトランジスタＱ２２をバイポーラ動作に移行させることができる。たとえば、機能回路１０のブレークダウン電圧は概ね３Ｖ以上であるが、ＮＭＯＳトランジスタＱ２２は約１．２Ｖ（シリコン半導体の場合）でバイポーラ動作を開始する。すなわち、機能回路１０内のＮＭＯＳトランジスタがブレークダウンを起こす可能性があるような高い電圧まで配線８０１の電圧が達する前に、サージ電流をグランドに放出することができる。したがって、ＥＳＤイベントに対する応答性が高いＥＳＤ保護性能が得られる。

次に、ＮＭＯＳトランジスタＱ２２のゲート長が、機能回路１０内のＭＯＳトランジスタよりも大きい場合（図５の（ｂ）の場合）のＥＳＤ保護動作について説明する。

図６は、機能回路１０内のＭＯＳトランジスタのゲート長と、ＮＭＯＳトランジスタＱ２２のゲート長との関係を示す、集積回路１の部分的な平面図である。図６において、（ａ）は機能回路１０の平面図、（ｂ）はＮＭＯＳトランジスタＱ２２の平面図、をそれぞれ示している。図６に示すように、平面視で見ると、集積回路１内のトランジスタは、Ｐ型基板上に、ソース領域（Ｎ型不純物拡散領域）、ゲート領域（多結晶シリコン）、およびドレイン領域（Ｎ型不純物拡散領域）が順に繰り返すようにパターニングされている。たとえば、ＮＭＯＳトランジスタＱ２２では、Ｐ型基板１００（ｐ−ｓｕｂ）上に、ソース領域Ｑ２２＿Ｓ、ゲート領域Ｑ２２＿Ｇ、およびドレイン領域Ｑ２２＿Ｄが順に繰り返すようにパターニングされている。

図６において、機能回路１０内のＭＯＳトランジスタのゲート長をＬ１（製造工程で許容される最小値）、ＮＭＯＳトランジスタＱ２２のゲート長をＬ２とすると、Ｌ２＞Ｌ１を満足する場合に、図５の（ｂ）に示したＶ−Ｉ特性となる。すなわち、ＮＭＯＳトランジスタＱ２２のゲート長Ｌ２を機能回路１０内のＭＯＳトランジスタのゲート長Ｌ１よりも大きくした場合には、寄生バイポーラトランジスタＱＰ２２のコレクタ電流Ｉｃｏが低下する。これは、ゲート長Ｌ２のＮＭＯＳトランジスタＱ２２では、ゲート長Ｌ１のＮＭＯＳトランジスタＱ２２よりもベース幅が広くなるため、その分電流増幅率βが低下し、コレクタ電流Ｉｃｏが流れにくくなるためである。
したがって、図５の（ｂ）に示すＶ−Ｉ特性は、図５の（ａ）に示すＶ−Ｉ特性よりも全体的に紙面上の下方に少しシフトすることになる。

図５に示すように、本実施形態の集積回路１では、ＮＭＯＳトランジスタＱ２２のゲート長を、機能回路１０内のＭＯＳトランジスタのゲート長よりも大きくした場合であっても、サージ電流をグランドに放出する際の電流駆動能力に大きな差が見られない。これは、この集積回路１のＥＳＤ保護回路２０では、バイポーラトランジスタＱ２４から供給される基板電流（ベース電流）によって、ＮＭＯＳトランジスタＱ２２の寄生バイポーラトランジスタＱＰ２２を直接駆動するためである。したがって、この実施形態の集積回路１では、ＧＧＮＭＯＳであるＮＭＯＳトランジスタＱ２２のゲート長を機能回路１０内のＭＯＳトランジスタのゲート長と無関係に設定しても、ＥＳＤ保護性能に対する影響が少ない。換言すると、本実施形態の集積回路１では、ＥＳＤ保護性能に対する影響を考慮せずに、保護トランジスタであるＮＭＯＳトランジスタＱ２２のゲート長を設定することができる。

この観点から、本実施形態の集積回路１では、ＮＭＯＳトランジスタＱ２２のゲート長を、機能回路１０内のＭＯＳトランジスタのゲート長よりも大きくすることが好ましい。これにより、ＮＭＯＳトランジスタＱ２２におけるオフリーク電流が、ゲート長が最小値（機能回路１０内のＭＯＳトランジスタのゲート長）である場合よりも低下するためである。ＮＭＯＳトランジスタＱ２２は機能回路１０と並列に接続されるので、ＮＭＯＳトランジスタＱ２２のオフリーク電流を低減させることは、集積回路１全体のオフリーク電流を低減することに寄与する。

以上の説明をまとめると次のようになる（（Ａ）〜（Ｃ））。
すなわち、
（Ａ）
本実施形態の集積回路１によれば、保護トランジスタ（ＧＧＮＭＯＳ）としてのＮＭＯＳトランジスタＱ２２の基板に対してコレクタが接続されるバイポーラトランジスタＱ２４を備え、このバイポーラトランジスタＱ２４が、ＥＳＤイベントの発生の際に、ＮＭＯＳトランジスタＱ２２の基板に対して電流を供給することによって、低電圧でＮＭＯＳトランジスタＱ２２をバイポーラ動作に移行させる。したがって、ＥＳＤイベントにおける印加電圧が機能回路１０内のＮＭＯＳトランジスタのブレークダウン電圧に達する前に、サージ電流をコレクタ電流としてグランドに放出することができ、応答性が高いＥＳＤ保護性能が得られる。
（Ｂ）
保護トランジスタとしてのＮＭＯＳトランジスタＱ２２のゲート長は、機能回路１０内のＭＯＳトランジスタのゲート長よりも大きな値に設定することが好ましい。これにより、ＥＳＤ保護性能を維持しながら、機能回路１０の高集積化と、集積回路１全体のオフリーク電流の低減とを両立することができる。
（Ｃ）
この集積回路１では、通常動作時においてバイポーラトランジスタＱ２４が機能回路１０に対して影響を及ぼさないように、通常動作時にはバイポーラトランジスタＱ２４をオフ状態としておく。そのためには、バイポーラトランジスタＱ２４に対して、上記（１）式を満足するようなバイアスを設定する。

なお、上記（１）式を満足するような電源電圧ＶＤＤ２が集積回路１内に必要であるが、集積回路１内に予め２以上の電源電圧を備えている場合には、かかる電源電圧ＶＤＤ２を新たに集積回路１内部に設ける必要はない。たとえば、集積回路１において、外部機器とのインタフェースを行う入出力部が３．３Ｖの電源電圧で動作し、機能回路１０が１．２Ｖの電源電圧で動作する場合には、本実施形態において、ＶＤＤ２＝３．３Ｖ、ＶＤＤ１＝１．２Ｖと設定すれば、上記（１）式を満足する。

次に、ＰＮＰ型のバイポーラトランジスタＱ２４の好ましい配置について、図７を参照して説明する。図７は、バイポーラトランジスタＱ２４の好ましい配置を示す、集積回路１の平面図である。なお、図７では、機能回路１０およびＮＭＯＳトランジスタＱ２２の記載は省略してある。
図７に示すように、バイポーラトランジスタＱ２４は、Ｐ型基板１００内のＮ型ウェル領域（Ｎ−ｗｅｌｌ）２４０に形成される。Ｎ型ウェル領域２４０の中心部には第１領域２４１が形成される。第１領域２４１の周囲にはリング状の第２領域２４２が形成される。第２領域２４２の周囲にはリング状の第３領域２４３が形成される。

この図７の平面図において、バイポーラトランジスタＱ２４のベース領域（Ｎ型不純物拡散領域）は、第１領域２４１または第３領域２４３のいずれかに配置する、すなわち、エミッタ領域（Ｐ型不純物拡散領域）またはコレクタ領域（Ｐ型不純物拡散領域）のいずれかを第２領域２４２に配置することが好ましい。これにより、バイポーラトランジスタＱ２４のベース幅が小さくなり、電流増幅率βを大きくすることができる。したがって、寄生バイポーラトランジスタＱＰ２２のベースに対して多くの電流を供給することができ、その結果、多くのサージ電流をグランドへ放出することができるようになる。すなわち、バイポーラトランジスタＱ２４のベース領域を、第１領域２４１または第３領域２４３のいずれかに配置することで、寄生バイポーラトランジスタＱＰ２２の電流駆動能力が向上し、さらに高いＥＳＤ保護性能が得られる。

なお、ベース領域は、最も外側にある第３領域２４３に形成されることがさらに好ましい。これは、図７に示したように、ベース領域が最も外側に形成されることで、集積回路１における配線層の設計（特に電源配線である配線８０２の設計）が容易となるためである。

以上、本発明の第１の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更が含まれる。
たとえば、上述した実施形態とは異なる導電型の基板に本発明を適用することもできる。かかる場合のＥＳＤ保護回路の構成を、図８を参照して説明する。

図８は、別の導電性の基板に形成されるＥＳＤ保護回路の構成を示す図である。この集積回路はＮ型基板上に形成され、電源電位ＶＤＤ１およびＶＤＤ２は、接地電位よりも低電位（負電源）となっている。
図８に示すＥＳＤ保護回路３０は、保護トランジスタとしてのＰＭＯＳトランジスタＱ３２と、ＮＰＮ型のバイポーラトランジスタＱ３４とを有する。ＰＭＯＳトランジスタＱ３２には、その構造上、図８に示すようにＰＮＰ型の寄生バイポーラトランジスタＱＰ３２が形成される。このＥＳＤ保護回路３０において、ＮＰＮ型のバイポーラトランジスタＱ３４は、ＰＭＯＳトランジスタＱ３２がＥＳＤイベント発生後早期にバイポーラ動作に移行するようにするためのトリガ素子として機能する。
この図８に示すＥＳＤ保護回路３０の動作は、上述したＰ型基板の場合と全く同様である。すなわち、図８に示すＥＳＤ保護回路３０では、たとえばＶＤＤ１端子に負極のＥＳＤイベントが発生すると、バイポーラトランジスタＱ３４、寄生バイポーラトランジスタＱＰ３２が順にオンし、サージ電流を接地配線から電源配線（ＶＤＤ１）に放出させる。

＜第２の実施形態＞
以下、本発明の半導体集積回路の第２の実施形態について説明する。
本実施形態の集積回路は、第１の実施形態の集積回路に対して、さらに高いＥＳＤ保護性能が得られるようにした回路である。以下、図９〜１１を参照して、本実施形態の集積回路２の構成および動作について順に説明する。

［集積回路２の構成］
図９は、ＥＳＤ保護回路を含む集積回路２の回路構成を示す図である。図９において、図３に示した集積回路１と同一の部位については、同一の符号を付して重複説明を行わない。この実施形態の集積回路２のＥＳＤ保護回路２８は、前述した集積回路１のＥＳＤ保護回路２０と比較して、ＮＭＯＳトランジスタＱ２２の接続のみが異なる。すなわち、図９に示すように、このＥＳＤ保護回路２８では、内部のＮＭＯＳトランジスタＱ２２のゲートが基板に接続されている点のみがＥＳＤ保護回路２０とは異なる。

［集積回路２の動作］
次に、図１０および図１１を参照して、本実施形態の集積回路２のＥＳＤ保護動作を説明する。
図１０は、ＥＳＤイベントがＶＤＤ１端子に発生した場合のサージ電流の流れを示す図である。図１１は、ＥＳＤイベントがＶＤＤ１端子に発生した場合において、配線８０１の電圧と、ＮＭＯＳトランジスタＱ２２のソースからＧＮＤ端子へ流れる電流との関係（Ｖ−Ｉ特性）を示す図であって、（ａ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小値である場合、すなわち、機能回路１０内のＭＯＳトランジスタと同様に、ゲート長が製造工程で許容される最小値の場合、（ｂ）は、ＮＭＯＳトランジスタＱ２２のゲート長が最小値よりも大きい場合、をそれぞれ示す。なお、参考として、図５の（ｃ）には、第１の実施形態の場合のＮＭＯＳトランジスタＱ２２のＶ−Ｉ特性（ゲート長が最小値の場合；図５の（ａ）と同じ）、図５の（ｄ）には、第１の実施形態の場合のＮＭＯＳトランジスタＱ２２のＶ−Ｉ特性（ゲート長が最小値より大きい場合；図５の（ｂ）と同じ）、図５の（ｅ）には機能回路１０のＶ−Ｉ特性（図５の（ｃ）と同じ）、を記載してある。

本実施形態の集積回路２において、バイポーラトランジスタＱ２４が、ＥＳＤイベントの発生の際に、ＮＭＯＳトランジスタＱ２２の基板に対して電流を供給することによって、低電圧でＮＭＯＳトランジスタＱ２２をバイポーラ動作に早期に移行させる点は、第１の実施形態の集積回路１と同じである。これによって、ＥＳＤイベントにおける印加電圧が機能回路１０内のＮＭＯＳトランジスタのブレークダウン電圧に達する前に、サージ電流をコレクタ電流Ｉｃｏ（図１０参照）としてグランドに放出する。

さらに、本実施形態の集積回路２では、バイポーラトランジスタＱ２４がオンした後、ＮＭＯＳトランジスタＱ２２の基板電位が上昇し、ＮＭＯＳトランジスタＱ２２のゲート・ソース間電圧が動作閾値を越えると、図１０に示すように、ノード９０２からノード９０１に向けて、サージ電流としてのチャネル電流Ｉｃｈが流れる。
このチャネル電流Ｉｃｈが集積回路２の基板表面近傍の領域を流れるのに対して、コレクタ電流Ｉｃｏは基板表面から離れた領域（下方の領域）を流れる。すなわち、チャネル電流Ｉｃｈとコレクタ電流Ｉｃｏとは相互に依存せずに発生する。したがって、本実施形態の集積回路２では、第１の実施形態の集積回路１と比較して、チャネル電流Ｉｃｈの分だけ、サージ電流をグランドに放出する際の電流駆動能力が増加することになる。

この電流駆動能力が増加した点は、図１１を参照するとよく理解される。第１の実施形態と第２の実施形態とを比較するために、ゲート長が同一の場合で比較、たとえば図１１のＶ−Ｉ特性において（ａ）と（ｃ）とを比較する。ＮＭＯＳトランジスタＱ２２のソースからＧＮＤ端子へ流れる電流は、図１１の（ｃ）の場合（第１の実施形態）にはコレクタ電流Ｉｃｏのみであるのに対し、図１１（ａ）（本実施形態）の場合にはコレクタ電流Ｉｃｏとチャネル電流Ｉｃｈの総和となる。したがって、図１１（ａ）（本実施形態）に示すＶ−Ｉ特性は、図１１（ｃ）（第１の実施形態）に示すものよりも全体的に紙面上方向にシフトすることになる。なお、ゲート長が同一の場合の他の比較、すなわち図１１のＶ−Ｉ特性において（ｂ）と（ｄ）とを比較した場合も、同様のことが言える。

以上説明したように、本実施形態の集積回路２によれば、第１の実施形態の集積回路１と比較して、ＥＳＤイベント時のＮＭＯＳトランジスタＱ２２における電流駆動能力（Ｉｃｏ＋Ｉｃｈ）が増加するため、ＥＳＤ保護性能をさらに高めることができる。
なお、集積回路２の通常動作時には、ＮＭＯＳトランジスタＱ２２のゲートが基板抵抗Ｒｓを介して接地されるので、ＮＭＯＳトランジスタＱ２２はオフ状態を維持し、機能回路１０に影響を及ぼすことはない。

また、本実施形態の集積回路２は、第１の実施形態の集積回路１と比較して、ＮＭＯＳトランジスタＱ２２のゲートを基板に接続するように変更したに過ぎず、第１の実施形態において説明した変形例を同様に適用できることは言うまでもない。たとえば、ＮＭＯＳトランジスタＱ２２のゲート長は、機能回路１０内のＭＯＳトランジスタのゲート長よりも大きな値に設定することが好ましい。これにより、これにより、ＥＳＤ保護性能を維持しながら、機能回路１０の高集積化と、集積回路１全体のオフリーク電流の低減とを両立することができる。

＜第３の実施形態＞
以下、本発明の半導体集積回路の第３の実施形態について説明する。
上述した第１の実施形態の集積回路１では、通常動作時にはバイポーラトランジスタＱ２４をオフ状態としておくために、上記（１）式を満足するような電源電圧ＶＤＤ２が集積回路１内に必要である。しかしながら、実際には、上記（１）式を満足するような電源電圧ＶＤＤ２が存在しない場合（たとえば、ＶＤＤ２＝１．２Ｖ、ＶＤＤ１＝３．３Ｖの場合）も考えられる。したがって、（１）式を満足するような電源電圧ＶＤＤ２が存在しない場合であっても、通常動作時にはバイポーラトランジスタＱ２４をオフ状態としておくための集積回路が望まれる。本実施形態では、かかる集積回路について説明する。

［集積回路３の構成］
図１２は、ＥＳＤ保護回路を含む集積回路３の回路構成を示す図である。図１２において、図３に示した集積回路１と同一の部位については、同一の符号を付して重複説明を行わない。この実施形態の集積回路３は、前述した集積回路１と比較して、バイポーラトランジスタＱ２４のベースと抵抗Ｒ２４との間にダイオード群Ｄ２４（１または複数のＰＮ接合素子）が設けられる点のみが異なる。

この集積回路３において、ダイオード群Ｄ２４に含まれるダイオードの数をＮとした場合、このＮは下記（２）式を満足するように設定される。

ＶＤＤ２＋（Ｎ＋１）×Ｖｆ＞ＶＤＤ１ …（２）

但し、式（２）において、ＶｆはＰＮ接合の順方向電圧（シリコン半導体の場合、約０．６Ｖ）である。上記式（２）において、Ｖｆの係数：（Ｎ＋１）の中の「１」は、バイポーラトランジスタＱ２４自身のＰＮ接合分に相当する。

たとえば、集積回路３に本来的に備わっている電源電位が、ＶＤＤ２＝１．２Ｖ、ＶＤＤ１＝３．３Ｖである場合、このままでは上述したように（１）式を満足しないが、３個のＰＮ接合ダイオードを含むダイオード群Ｄ２４（Ｎ＝３）を設けることで、上記式（２）式を満足することができる。
本実施形態では、上記（２）式を満足するようなダイオード群Ｄ２４を設けることで、電源電位ＶＤＤ２として（１）式を満足しないような低い電圧のみが得られる場合であっても、ＰＮＰ型のバイポーラトランジスタＱ２４のベース・エミッタ間に逆バイアスを掛けておくことができ、通常動作時にバイポーラトランジスタＱ２４をオフ状態に維持させておくことが可能となる。なお、この集積回路３の動作は、第１の実施形態の集積回路１と同一である。

図１３は、ＰＮＰ型のバイポーラトランジスタＱ２４およびダイオード群Ｄ２４の好ましい配置を示す、集積回路３の平面図である。なお、図１３では、機能回路１０およびＮＭＯＳトランジスタＱ２２の記載は省略してある。
図１３において、バイポーラトランジスタＱ２４の配置は、第１の実施形態（図７）と同一である。すなわち、寄生バイポーラトランジスタＱＰ２２の電流駆動能力の観点から、バイポーラトランジスタＱ２４のベース領域（Ｎ型不純物拡散領域）は、第１領域２４１または第３領域２４３のいずれかに配置することが好ましい。そして、配線層の設計の観点から、ベース領域は、最も外側にある第３領域２４３に形成されることがさらに好ましい。
図１３において、ダイオード群Ｄ２４を構成する各ダイオードは、Ｐ型基板１００内のＮ型ウェル領域（Ｎ−ｗｅｌｌ）２４２に形成される。Ｎ型ウェル領域２４２の中心部には第４領域２４４が形成される。第４領域２４４の周囲にはリング状の第５領域２４５が形成される。第４領域２４４にはアノード（Ｐ型不純物拡散領域）が形成され、第５領域２４５にはカソード（Ｎ型不純物拡散領域）が形成される。

以上説明したように、本実施形態の集積回路３によれば、バイポーラトランジスタＱ２４のベースと抵抗Ｒ２４との間にダイオード群Ｄ２４を設けたので、（１）式を満足するような電源電圧ＶＤＤ２が存在しない場合であっても、通常動作時にはバイポーラトランジスタＱ２４をオフ状態としておくことができる。なお、ダイオード群Ｄ２４の代わりに、通常動作時にオフ状態となるスイッチング素子を設けるようにしてもよい。たとえば、そのようなスイッチング素子として、通常動作時にオフ状態となるようなゲート電圧が印加されるＭＯＳトランジスタを適用することができる。

従来の集積回路の回路構成を示す図である。従来の集積回路において、ＥＳＤイベント発生時におけるＶ−Ｉ特性（スナップバック特性）を示す図である。第１の実施形態の集積回路の回路構成を示す図である。第１の実施形態の集積回路において、ＥＳＤイベント発生時のサージ電流の流れを示す図である。第１の実施形態の集積回路において、ＥＳＤイベント発生時におけるＶ−Ｉ特性を示す図である。機能回路内のトランジスタのゲート長と、保護トランジスタのゲート長との関係を示す、第１の実施形態の集積回路の部分的な平面図である。ＥＳＤ保護回路内のバイポーラトランジスタの好ましい配置を示す、第１の実施形態の集積回路の平面図である。別の導電性の基板に形成されるＥＳＤ保護回路の構成を示す図である。第２の実施形態の集積回路の回路構成を示す図である。第２の実施形態の集積回路において、ＥＳＤイベント発生時のサージ電流の流れを示す図である。第２の実施形態の集積回路において、ＥＳＤイベント発生時におけるＶ−Ｉ特性を示す図である。第３の実施形態の集積回路の回路構成を示す図である。ＥＳＤ保護回路内のバイポーラトランジスタおよびダイオード群の好ましい配置を示す、第３の実施形態の集積回路の平面図である。

符号の説明

１〜３…集積回路
１０…機能回路
Ｑ２２…ＮＭＯＳトランジスタ
ＱＰ２２…寄生バイポーラトランジスタ
Ｑ２４…バイポーラトランジスタ

Claims

基準電位が与えられる基準電位線と、
第１電源電位が与えられる第１電位線と、
第２電源電位が与えられる第２電位線と、
前記基準電位線と前記第１電位線とに接続され、トランジスタにより所定の機能を実行する機能回路と、
前記基準電位線と前記第１電位線との間に、前記機能回路と並列に接続される第１導電型の保護トランジスタと、
第２導電型のバイポーラトランジスタであって、ベースが前記第２電位線に接続され、エミッタが前記第１電位線に接続され、コレクタが前記保護トランジスタの基板に接続されるバイポーラトランジスタと、
を備え、
前記第２電源電位は、通常動作時に前記バイポーラトランジスタがオンしないように設定される
半導体集積回路。
前記バイポーラトランジスタのコレクタは、前記保護トランジスタの基板およびゲートに接続される
請求項１記載の半導体集積回路。
前記保護トランジスタのゲート長は、前記機能回路内に形成されるトランジスタのゲート長よりも長い
請求項１または２記載の半導体集積回路。
前記バイポーラトランジスタのベースと前記第２電源電位線との間に、ベースから第２電源電位線に向けて順方向となるように、１または複数のＰＮ接合素子が設けられる
請求項１〜３のいずれかに記載の半導体集積回路。
前記バイポーラトランジスタが形成される領域は、
第１領域と、
前記第１領域の周囲に設けられるリング状の第２領域と、
前記第２領域の周囲に設けられるリング状の第３領域と、
を有し、
ベースが前記第１領域または前記第３領域のいずれかに形成される
請求項１〜４のいずれかに記載の半導体集積回路。
前記バイポーラトランジスタのベースが前記第３領域に形成される
請求項５に記載の半導体集積回路。