JP5703103B2 - 半導体装置及びｄｃ−ｄｃコンバータ - Google Patents

Description

本発明の実施形態は、半導体装置及びＤＣ−ＤＣコンバータに関する。

従来より、ＥＳＤ（Electrostatic Discharge：静電気放電）から集積回路を保護する保護素子が開発されている。このような保護素子の多くは、電源配線と接地配線との間に、集積回路と並列に接続され、降伏電圧が集積回路中の素子の降伏電圧よりも低く設定されている。これにより、ＥＳＤ等により電源配線に高い電圧が印加されたときに、保護素子が集積回路中の素子よりも先に降伏して電流を流し、集積回路を保護している。

特開２００９−７６７６１号公報

本発明の目的は、耐久性が高い半導体装置及びＤＣ−ＤＣコンバータを提供することである。

実施形態に係る半導体装置は、高電位側電源電位に接続するための第１の配線と、一端が前記高電位側電源電位に接続される、前記第１の配線とは別の第２の配線と、前記第１の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備える。前記保護素子は、前記第１の配線に接続される、第１のｐ形半導体領域と、前記第２の配線の他端に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第２のｐ形半導体領域と、を有する。

第１の実施形態に係る半導体装置を例示する模式的回路図である。 第１の実施形態における半導体装置の一部を例示する斜視図である。 第１の実施形態に係る保護素子を例示する模式的断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る保護素子の動作を例示する図である。 第２の実施形態に係る半導体装置を例示する模式的回路図である。 横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びｐＭＯＳ及びｎＭＯＳに流れる電流をとって、シミュレーション結果を例示するグラフ図である。 横軸に時間をとり、縦軸に保護素子の各電極を流れる電流をとって、保護素子の挙動のシミュレーション結果を例示するグラフ図である。 第２の実施形態の第１の比較例の半導体装置を例示する模式的回路図である。 横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びｐＭＯＳ及びｎＭＯＳに流れる電流をとって、シミュレーション結果を例示するグラフ図である。 第２の実施形態の第２の変形例の半導体装置を例示する模式的回路図である。 第３の実施形態に係る保護素子を例示する模式的断面図である。 第４の実施形態に係る保護素子を例示する模式的断面図である。 第５の実施形態に係る保護素子を例示する模式的断面図である。 第６の実施形態に係る保護素子を例示する模式的断面図である。 第７の実施形態に係る保護素子を例示する模式的断面図である。 第８の実施形態に係る保護素子を例示する模式的断面図である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示する模式的回路図であり、
図２は、本実施形態における半導体装置の一部を例示する斜視図であり、
図３は、本実施形態に係る保護素子を例示する模式的断面図である。

図１に示すように、本実施形態の半導体装置１００はＤＣ−ＤＣコンバータである。半導体装置１００においては、外部直流電源１０１の高電位側電源配線１０２と低電位側電源配線１０３との間に、保護素子１が接続されている。以下、外部直流電源１０１の正極電位、すなわち、高電位側電源配線１０２の電位を「高電位側電源電位」といい、外部直流電源１０１の負極電位、すなわち、低電位側電源配線１０３の電位を「低電位側電源電位」という。低電位側電源電位は、例えば接地電位である。

電源配線１０２と電源配線１０３との間には、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５が直列に接続されている。ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５はいずれも電界効果トランジスタであり、それぞれのゲートには制御回路１０６から出力された制御電位が供給される。これにより、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５は交互にオン状態及びオフ状態となり、ハイサイドトランジスタ１０４とロウサイドトランジスタ１０５との間の接続点Ｎ１の電位を周期的に変動させる。すなわち、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５は、それぞれ、高電位側電源配線１０２及び低電位側電源電位１０３を接続点Ｎ１に接続するか否かを切り替えるスイッチング回路として動作する。

接続点Ｎ１と半導体装置１００の高電位側出力端子１１１との間にはインダクタ１０８が接続されている。また半導体装置１００の低電位側出力端子１１２は、外部直流電源１０１の低電位側電源配線１０３に接続されている。そして、高電位側出力端子１１１と低電位側出力端子１１２との間には、キャパシタ１０９が接続されている。これにより、周期的に変動する接続点Ｎ１の電位が、インダクタ１０８及びキャパシタ１０９からなるＬＣ回路によって平滑化され、高電位側出力端子１１１及び低電位側出力端子１１２からは、略一定の直流電流が出力される。このとき、制御回路１０６が、ハイサイドトランジスタ１０４がオン状態にある時間とロウサイドトランジスタ１０５がオン状態にある時間との比を制御することにより、出力端子１１１及び１１２から出力される電圧を制御する。そして、保護素子１は、高電位側電源配線１０２と低電位側電源電位１０３との間で、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５からなる回路と並列に接続されており、この回路を保護する。すなわち、保護素子１が保護対象とする被保護回路は、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５からなり、ＤＣ−ＤＣコンバータの一部をなす回路である。

図２に示すように、半導体装置１００においては、実装基板１２０が設けられており、実装基板１２０には集積回路チップ１２１が搭載されている。集積回路チップ１２１においては、シリコン基板１２６（図１参照）及び層間絶縁膜１２７（図１参照）が設けられている。層間絶縁膜１２７は、シリコン基板１２６上に設けられている。そして、保護素子１の一部、並びにハイサイドトランジスタ１０４及び制御回路１０６（図１参照）は、集積回路チップ１２１に形成されている。また、半導体装置１００においては、リードピン１２２〜１２５が設けられている。リードピン１２２は高電位側電源配線１０２（図１参照）に接続されている。リードピン１２３は低電位側電源配線１０３（図１参照）に接続されている。リードピン１２４は、回路図上の接続点Ｎ１（図１参照）に相当し、インダクタ１０８（図１参照）に接続されている。リードピン１２５は低電位側出力端子１１２（図１参照）に接続されている。

図１〜図３に示すように、保護素子１においては、シリコン基板１２６の上層部分に、導電形がｐ形のｐ形ウェル１３１が形成されている。このように、シリコン基板１０６にはｐ形領域が形成されている。なお、シリコン基板１２６全体がｐ形であってもよい。また、ｐ形ウェル１３１の上層部分の一部には、ｎ形領域１３２が形成されている。すなわち、ｎ形領域１３２はシリコン基板１２６に形成され、ｐ形ウェル１３１に囲まれており、ｐ形ウェル１３１に接している。ｎ形領域１３２の上層部分の一部には、ｐ形領域１３３が形成されている。すなわち、ｐ形領域１３３はシリコン基板１２６に形成され、ｎ形領域１３２に囲まれており、ｎ形領域１３２に接している。ｐ形領域１３３はｐ形ウェル１３１から離隔しており、ｐ形ウェル１３１とｐ形領域１３３との間にはｎ形領域１３２が介在している。

層間絶縁膜１２７内には、アノード電極１３６、カソード電極１３７、サブ電極１３８が設けられている。アノード電極１３６の下端はｐ形領域１３３に接続されており、カソード電極１３７の下端はｎ形領域１３２に接続されており、サブ電極１３８の下端はｐ形ウェル１３１に接続されている。

層間絶縁膜１２７の上面には、上層配線１４１〜１４４が形成されている。上層配線１４１の一端にはボンディングパッド１４１ａが形成されており、中間部分はアノード電極１３６の上端に接続されており、他端はハイサイドトランジスタ１０４の一方の端子１０４ａに接続されている。上層配線１４２の一端にはボンディングパッド１４２ａが形成されており、他端はカソード電極１３７の上端に接続されている。上層配線１４３の一端にはボンディングパッド１４３ａが形成されており、中間部分はサブ電極１３８の上端に接続されており、他端にはボンディングパッド１４３ｂが形成されている。上層配線１４４の一端はハイサイドトランジスタ１０４の他方の端子１０４ｂに接続されており、他端にはボンディングパッド１４４ａが形成されている。

保護素子１においては、例えば金属からなる導電性のワイヤ１５１、１５２、１５３が設けられている。図１においては、ワイヤ１５１、１５２、１５３を、インダクタとして示している。ワイヤ１５１の一端はリードピン１２２にボンディングされており、他端はボンディングパッド１４１ａにボンディングされている。ワイヤ１５２の一端はリードピン１２２にボンディングされており、他端はボンディングパッド１４２ａにボンディングされている。リードピン１２２において、例えば、ワイヤ１５２はワイヤ１５１よりも外部直流電源１０１側に接続されている。なお、ワイヤ１５１をワイヤ１５２よりも外部直流電源１０１側に接続してもよい。ワイヤ１５３の一端はリードピン１２３にボンディングされており、他端はボンディングパッド１４３ａに接続されている。

また、半導体装置１００には、ワイヤ１５４及び１５５が設けられている。ワイヤ１５４の一端はボンディングパッド１４４ａにボンディングされており、他端はリードピン１２４にボンディングされている。ワイヤ１５５の一端はボンディングパッド１４３ｂにボンディングされており、他端はリードピン１２５にボンディングされている。

これにより、ワイヤ１５１及び１５２には、共通のリードピン１２２を介して、外部直流電源１０１から出力される高電位側電源電位が印加される。ワイヤ１５３及び１５５には、リードピン１２３を介して、外部直流電源１０１から出力される低電位側電源電位が印加される。ワイヤ１５４には、ハイサイドトランジスタ１０４がオン状態のときは、ハイサイドトランジスタ１０４を介して高電位側電源電位が印加され、ロウサイドトランジスタ１０５がオン状態のときは、ロウサイドトランジスタ１０５を介して低電位側電源電位が印加される。ｐ形ウェル１３１、ｎ形領域１３２、ｐ形領域１３３、アノード電極１３６、カソード電極１３７、サブ電極１３８、上層配線１４１、１４２、１４３、ワイヤ１５１、１５２、１５３により、本実施形態に係る保護素子１が形成されている。

次に、本実施形態の動作について説明する。
図４（ａ）〜（ｃ）は、本実施形態に係る保護素子の動作を例示する図であり、（ａ）はハイサイドトランジスタがオン状態である場合を示し、（ｂ）はハイサイドトランジスタがオン状態からオフ状態に移行した場合を示し、（ｃ）はＥＳＤが印加された場合を示す。
なお、図４（ａ）〜（ｃ）においては、ハイサイドトランジスタ１０４をスイッチとして示している。

上述の如く、本実施形態に係る半導体装置１００においては、ＤＣ−ＤＣコンバータの動作として、ハイサイドトランジスタ１０４がオン状態であり、ロウサイドトランジスタ１０５がオフ状態である状態と、ハイサイドトランジスタ１０４がオフ状態であり、ロウサイドトランジスタ１０５がオン状態である状態とを、短い周期で交互に実現する。このとき、スイッチング回路であるハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５は、オン／オフを高い周波数で繰り返す。

図４（ａ）に示すように、ハイサイドトランジスタ１０４がオン状態であるときは、外部直流電源１０１から、高電位側電源配線１０２、リードピン１２２、ワイヤ１５１、上層配線１４１を介して、ハイサイドトランジスタ１０４に向けて電流Ｉ_１が流れる。一方、ワイヤ１５１とワイヤ１５２には共通のリードピン１２２を介して相互に等しい電位（高電位側電源電位）が印加されるため、ｐ形領域１３３の電位とｎ形領域１３２の電位も等しくなり、ｐ形領域１３３とｎ形領域１３２との間には電流が流れない。従って、ワイヤ１５２には電流が流れない。また、ｐ形ウェル１３１には、外部直流電源１０１から、低電位側電源配線１０３、リードピン１２３、ワイヤ１５３及びサブ電極１３８を介して低電位側電源電位が印加されるため、ｎ形領域１３２とｐ形ウェル１３１との界面には逆バイアス電圧が印加される。ｎ形領域１３２とｐ形ウェル１３１との界面の耐圧は、この逆バイアス電圧よりも高く設定されているため、ｎ形領域１３２とｐ形ウェル１３１との間には電流は流れない。従って、ワイヤ１５３にも電流は流れない。

図４（ｂ）に示すように、ハイサイドトランジスタ１０４がオン状態からオフ状態に移行すると、ワイヤ１５１のインダクタンスにより、上層配線１４１の電位が高電位側電源電位よりも高くなる。これにより、ｐ形領域１３３の電位がｎ形領域１３２の電位よりも高くなり、両領域間の界面に順方向電圧が印加されて、ｐ形領域１３３からｎ形領域１３２に向けて電流Ｉ_２が流れる。電流Ｉ_２は、ワイヤ１５１→上層配線１４１→アノード電極１３６→ｐ形領域１３３→ｎ形領域１３２→カソード電極１３７→上層配線１４２→ワイヤ１５２→リードピン１２２→ワイヤ１５１、の経路でループ状に流れる帰還電流となる。

電流Ｉ_２が流れることにより、ｐ形領域１３３、ｎ形領域１３２、ｐ形ウェル１３１からなる寄生ｐｎｐトランジスタのベース（ｎ形領域１３２）の電位が低下し、この寄生ｐｎｐトランジスタがオン状態となる。具体的には、電流Ｉ_２が流れることにより、ｐ形領域１３３とｎ形領域１３２との間で、電子及び正孔が移動する拡散電流が生じ、発生した正孔電流の一部がより電位が低いｐ形ウェル１３１に流入し、サブ電極１３８及びワイヤ１５３を介して、外部直流電源１０１の負極に排出される。これにより、ワイヤ１５１→上層配線１４１→アノード電極１３６→ｐ形領域１３３→ｎ形領域１３２→ｐ形ウェル１３１→サブ電極１３８→上層配線１４３→ワイヤ１５３→リードピン１２３→配線１０３→外部直流電源１０１、の経路で、電流Ｉ_３が流れる。電流Ｉ_３は、ｐ形領域１３３の電位がｎ形領域１３２の電位よりも例えば０．２Ｖ程度高くなることにより、ｐ形領域１３３とｎ形領域１３２との界面で発生した正孔がｐ形ウェル１３１に移動するエネルギーを与えられることによって発生する。電流Ｉ_２及びＩ_３が流れることにより、ワイヤ１５１のインダクタンスに蓄積されたエネルギーが消滅する。

図４（ｃ）に示すように、高電位側電源配線１０２にＥＳＤ等によるサージ電流Ｉ_４が印加された場合には、このサージ電流Ｉ_４は、リードピン１２２、ワイヤ１５２、上層配線１４２、カソード電極１３７を介してｎ形領域１３２に流入する。また、リードピン１２２、ワイヤ１５１、上層配線１４１、アノード電極１３６を介してｐ形領域１３３にも印加される。これにより、ｐ形領域１３３の電位とｎ形領域１３２の電位は相互に等しくなるため、ｐ形領域１３３とｎ形領域１３２との間には電流が流れない。しかし、ｎ形領域１３２とｐ形ウェル１３１との間には逆バイアス電圧が印加され、この逆バイアス電圧がｎ形領域１３２とｐ形ウェル１３１とのｐｎ界面の耐圧を超えると、このｐｎ界面において雪崩降伏が発生し、ブレークダウン電流が流れる。これにより、配線１０２→リードピン１２２→ワイヤ１５２→上層配線１４２→カソード電極１３７→ｎ形領域１３２→ｐ形ウェル１３１→サブ電極１３８→上層配線１４３→ワイヤ１５３→リードピン１２３→配線１０３、の経路でサージ電流Ｉ_４が流れ、エネルギーが放出される。この結果、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５に流入する電流が少なくなり、これらのトランジスタが保護される。

次に、本実施形態の効果について説明する。
図４（ｃ）を参照して説明したように、本実施形態によれば、半導体装置１００にＥＳＤ等によるサージ電流が印加された場合には、保護素子１が雪崩降伏し、ハイサイドトランジスタ１０４及びロウサイドトランジスタ１０５を保護することができる。このようにして、非定常的且つ頻度の低いストレスに対して、被保護回路を保護することができる。

また、図４（ｂ）を参照して説明したように、被保護回路に含まれるスイッチング回路、すなわち、ハイサイドトランジスタ１０４がオン状態からオフ状態に移行した場合には、電流Ｉ_２がｐｎ界面の順方向電流として流れると共に、電流Ｉ_３が寄生ｐｎｐトランジスタのオン電流として流れ、ワイヤ１５１のインダクタンスによって蓄積されたエネルギーが放出される。このとき、保護素子１は、降伏を生じることなく、電流を流すため、保護素子１がダメージを受けることがない。この結果、ハイサイドトランジスタ１０４が高周波数でオン／オフを繰り返しても、保護素子１が劣化することがない。また、ｐ形領域１３３とｎ形領域１３２との間に所定の耐圧を持たせる必要がないため、保護素子１のサイズを小さくすることができる。

次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置を例示する模式的回路図である。
図５に示すように、本実施形態においては、半導体装置２００に、被保護回路２０１及び保護素子１が設けられている。保護素子１の構成は、前述の第１の実施形態と同様である。被保護回路２０１においては、高電位側電源電位と低電位側電源電位との間に、ｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）２０２、ｐチャネル形ＭＯＳＦＥＴ２０３、スイッチング素子２０４が相互に並列に接続されている。

次に、本実施形態の動作及び効果について説明する。
先ず、本実施形態の実施例のシミュレーション結果を示す。
図６は、横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びｐチャネル形ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」という）及びｎチャネル形ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」という）に流れる電流をとって、シミュレーション結果を例示するグラフ図であり、
図７は、横軸に時間をとり、縦軸に保護素子の各電極を流れる電流をとって、保護素子の挙動のシミュレーション結果を例示するグラフ図である。

図６及び図７に示すシミュレーションにおいては、スイッチング素子２０４がオン状態からオフ状態に移行するときに発生する電圧及び電流をシミュレートした。そして、外部直流電源１０１の出力電圧を５Ｖ（ボルト）とし、スイッチング素子２０４がオン状態にあるときに電源配線を流れる電流の大きさを３Ａ（アンペア）とし、スイッチング素子２０４の遮断スピードを２ｎｓ（ナノ秒）とした。

図６に示すように、スイッチング素子２０４を遮断すると、ワイヤ１５１のインダクタンスにより電源電圧は最大２．５Ｖ程度増加したが、遮断を開始してから約３ｎｓ後には、元の電圧（５Ｖ）に収束した。
このとき、図７に示すように、保護素子１のアノード電極１３６には、最大で約０．２５Ａの電流が流れた。そして、そのうち約０．２０Ａの電流は電流Ｉ_２としてカソード電極１３７に流れ、残りの約０．０５Ａの電流は電流Ｉ_３としてサブ電極１３８に流れた。
これにより、図６に示すように、被保護回路２０１のｎＭＯＳ２０２及びｐＭＯＳ２０３に流れる電流の大きさはほとんど変化しなかった。従って、ｎＭＯＳ２０２及びｐＭＯＳ２０３を保護することができた。

次に、第２の実施形態の第１の比較例のシミュレーション結果を示す。
図８は、本比較例の半導体装置を例示する模式的回路図であり、
図９は、横軸に時間をとり、縦軸に被保護回路の電源配線間の電圧及びｐＭＯＳ及びｎＭＯＳに流れる電流をとって、シミュレーション結果を例示するグラフ図である。

図８に示すように、本比較例の半導体装置２１０においては、第２の実施形態の半導体装置２００（図５参照）とは異なり、保護素子１（図５参照）が設けられていない。この半導体装置２１０を想定して前述の第２の実施形態と同様なシミュレーションを行った。

図９に示すように、スイッチング素子２０４を遮断することにより、電源電圧は約１３Ｖまで上昇した。また、ｎＭＯＳ２０２は雪崩降伏を起こして約１．４Ａのドレイン電流が流れ、ｐＭＯＳ２０３も雪崩降伏を起こして約０．６Ａの電流が流れた。このように、本比較例においては、保護素子１が設けられていないため、被保護回路２０１が十分に保護されなかった。

次に、第２の実施形態の第２の比較例について説明する。
図１０は、本比較例の半導体装置を例示する模式的回路図である。
図１０に示すように、本比較例の半導体装置２２０においては、第２の実施形態の半導体装置２００（図５参照）と比較して、保護素子１（図５参照）の替わりに保護素子２５１が設けられている。保護素子２５１においては、保護素子１と同様に、ｐ形ウェル１３１に低電位側電源電位が印加され、ｎ形領域１３２に高電位側電源電位が印加されるが、保護素子１とは異なり、ｐ形領域１３３には高電位側電源電位ではなく低電位側電源電位が印加される。また、保護素子２５１の耐圧は、被保護回路２０１中の各素子の耐圧よりも低く設定されている。

本比較例においては、ＥＳＤ等により電源配線にサージ電流が印加されたときは、保護素子２５１のｎ形領域１３２とｐ形領域１３３との界面が雪崩降伏して、サージ電流が流れる。これにより、被保護回路２０１を保護することができる。しかし、スイッチング素子２０４がオン状態からオフ状態に移行したときにも、ｎ形領域１３２とｐ形領域１３３との界面が雪崩降伏して、電流を流してしまう。これにより、被保護回路２０１は保護されるものの、保護素子２５１はダメージを受けてしまう。そして、スイッチング素子２０４が定常的にオン／オフを繰り返すと、保護素子２５１が頻繁に雪崩降伏を起こすことになり、短期間で破壊に至ってしまう。これを回避するためには、スイッチング素子２０４がオン状態からオフ状態に移行する速さを遅くして、電源配線間の電圧の上昇を抑制することが考えられるが、そうすると、半導体装置２２０の動作効率が低下してしまう。

また、本比較例においては、保護素子２５１の耐圧を被保護回路２０１中の各素子の耐圧よりも低く設定する必要がある。このため、被保護回路２０１中の素子のサイズを大きくするか、又は、保護素子２５１と被保護回路２０１との間に抵抗を設けて電源電圧を分圧する必要がある。これにより、半導体装置２２０が大型化してしまう。

これに対して、第２の実施形態によれば、前述の第１の実施形態と同様に、ＥＳＤ等によるサージ電流は、ｎ形領域１３２とｐ形ウェル１３１との間のブレークダウン電流として流し、スイッチング素子２０４がオフ状態からオン状態に移行したときのスパイク電流は、ｐ形領域１３３とｎ形領域１３２との間の順方向電流Ｉ_２、及び、ｐ形領域１３３、ｎ形領域１３２、ｐ形ウェル１３１からなる寄生ｐｎｐトランジスタのオン電流Ｉ_３として流す。これにより、被保護回路２０１を保護しつつ、スイッチング素子２０４のオン／オフ動作によって保護素子１が劣化することを防止できる。

次に、第３の実施形態について説明する。
図１１は、本実施形態に係る保護素子を例示する模式的断面図である。
図１１に示すように、本実施形態に係る保護素子３は、ｐＭＯＳ構造を利用して形成されている。すなわち、ｎ形領域１３２としてｐＭＯＳのバックゲート領域３１１を用い、カソード電極１３７としてｐＭＯＳのバックゲート電極３１２を用いている。また、ｐ形領域１３３としてｐＭＯＳのソース領域３１３及びドレイン領域３１４の一方又は両方を用いており、アノード電極１３６としてｐＭＯＳのソース電極３１５及びドレイン電極３１６の一方又は両方を用いている。なお、ソース領域３１３とドレイン領域３１４との間の領域の直上域には、ゲート電極３０１が設けられており、シリコン基板１２６とゲート電極３０１との間には、ゲート絶縁膜３０２が設けられている。但し、保護素子３はｐＭＯＳとしては機能せず、ｐＭＯＳのゲート電極３０１及びゲート絶縁膜３０２は、保護素子３の構成部材として積極的には用いていない。例えば、集積回路チップ１２１における保護素子３から離隔した領域にｐＭＯＳ（図示せず）が設けられており、保護素子３はこのｐＭＯＳと同じパターン及び同じ工程で形成されたものである。

本実施形態によれば、保護素子３をｐＭＯＳ工程で形成することができる。このため、保護素子３を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第４の実施形態について説明する。
図１２は、本実施形態に係る保護素子を例示する模式的断面図である。
図１２に示すように、本実施形態に係る保護素子４は、ｎＭＯＳ構造を利用して形成されている。このｎＭＯＳ構造においては、ｐ形ウェル１３１の上層部分の一部にｎ形ウェル３１０が形成されており、ｎ形ウェル３１０の上層部分の一部にｐ形のバックゲート領域３１１が形成されており、バックゲート領域３１１の上層部分の一部にｎ形のソース領域３１３及びドレイン領域３１４が形成されている。ソース領域３１３とドレイン領域３１４の間の領域の直上域には、ゲート電極３０１が設けられており、シリコン基板１２６とゲート電極３０１との間には、ゲート絶縁膜３０２が設けられている。

そして、保護素子４のｎ形領域１３２としてｎＭＯＳのｎ形ウェル３１０を用い、カソード電極１３７としてｎ形ウェル３１０に接続された電極を用い、ｐ形領域１３３としてｎＭＯＳのバックゲート領域３１１を用い、アノード電極１３６としてｎＭＯＳのバックゲート電極３１２を用いている。なお、保護素子４はｎＭＯＳとしては機能せず、ｎＭＯＳのソース領域３１３、ドレイン領域３１４、ゲート電極３０１、ゲート絶縁膜３０２は、保護素子４の構成部材として積極的には用いていない。例えば、集積回路チップ１２１における保護素子４から離隔した領域にｎＭＯＳ（図示せず）が設けられており、保護素子４はこのｎＭＯＳと同じパターン及び同じ工程で形成されたものである。

本実施形態によれば、保護素子４をｎＭＯＳ工程で形成することができる。このため、保護素子４を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第５の実施形態について説明する。
図１３は、本実施形態に係る保護素子を例示する模式的断面図である。
図１３に示すように、本実施形態に係る保護素子５は、ｐｎｐトランジスタ構造を利用して形成されている。すなわち、ｎ形領域１３２としてｐｎｐトランジスタのベース領域３２１を用い、カソード電極１３７としてｐｎｐトランジスタのベース電極３２２を用いている。また、ｐ形領域１３３としてｐｎｐトランジスタのコレクタ拡散層３２３及びエミッタ拡散層３２４の一方又は両方を用い、アノード電極１３６としてｐｎｐトランジスタのコレクタ電極３２５及びエミッタ電極３２６の一方又は両方を用いている。なお、保護素子５はｐｎｐトランジスタとしては機能しない。例えば、集積回路チップ１２１における保護素子５から離隔した領域にｐｎｐトランジスタ（図示せず）が設けられており、保護素子５はこのｐｎｐトランジスタと同じパターン及び同じ工程で形成されたものである。

本実施形態によれば、保護素子５をｐｎｐトランジスタ工程で形成することができる。このため、保護素子５を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第６の実施形態について説明する。
図１４は、本実施形態に係る保護素子を例示する模式的断面図である。
図１４に示すように、本実施形態に係る保護素子６は、ｎｐｎトランジスタ構造を利用して形成されている。すなわち、ｎ形領域１３２としてｎｐｎトランジスタのコレクタ拡散層３２３を用い、カソード電極１３７としてｎｐｎトランジスタのコレクタ電極３２５を用いている。また、ｐ形領域１３３としてｎｐｎトランジスタのベース領域３２１を用い、アノード電極１３６としてｎｐｎトランジスタのベース電極３２２を用いている。なお、ベース領域３２１の上層部分の一部にはエミッタ拡散層３２４が設けられており、エミッタ拡散層３２４にはエミッタ電極３２６が接続されている。保護素子６はｎｐｎトランジスタとしては機能せず、エミッタ拡散層３２４及びエミッタ電極３２６は保護素子６の構成部材として積極的には用いていない。例えば、集積回路チップ１２１における保護素子６から離隔した領域にｎｐｎトランジスタ（図示せず）が設けられており、保護素子６はこのｎｐｎトランジスタと同じパターン及び同じ工程で形成されたものである。

本実施形態によれば、保護素子６をｎｐｎトランジスタ工程で形成することができる。このため、保護素子６を形成するための特別な工程を設ける必要がなく、設計コスト及びプロセスコストを抑えることができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。

次に、第７の実施形態について説明する。
図１５は、本実施形態に係る保護素子を例示する模式的断面図である。
図１５に示すように、本実施形態に係る保護素子７は、前述の第３の実施形態に係る保護素子３（図１１参照）と比較して、アノード電極１３６としてｐＭＯＳのソース電極３１５及びドレイン電極３１６の一方のみを用いており、サブ電極１３８としてソース電極３１５及びドレイン電極３１６の他方を用いる点が異なっている。図１５に示す例では、アノード電極１３６としてドレイン電極３１６を用い、サブ電極３１８としてソース電極３１５を用いている。なお、アノード電極１３６としてソース電極３１５を用い、サブ電極３１８としてドレイン電極３１６を用いてもよい。本実施形態においては、ｐ形ウェル１３１は保護素子７の構成要素として積極的には使用していない。

本実施形態に係る保護素子７においては、図４（ｂ）に示す電流Ｉ_２は、ｐ形のドレイン領域３１４及びｎ形のバックゲート領域３１１からなる寄生ｐｎダイオードの順方向電流として流れ、図４（ｂ）に示す電流Ｉ_３は、ｐ形のドレイン領域３１４、ｎ形のバックゲート領域３１１、ｐ形のソース領域３１３からなる寄生ｐｎｐトランジスタのオン電流として流れ、図４（ｃ）に示すサージ電流Ｉ_４は、ｎ形のバックゲート領域３１１及びｐ形のソース領域３１３からなる寄生ｐｎダイオードのブレークダウン電流として流れる。

本実施形態によれば、電流Ｉ_２、Ｉ_３、Ｉ_４がバックゲート領域３１１の外部に流出することがなく、ワイヤ１５１のインダクタンス又はＥＳＤに起因するエネルギーを、シリコン基板１２６における保護素子７以外の部分を介さずに排出できるため、集積回路チップ１２１に設けられた他の素子（図示せず）の誤動作を防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。

次に、第８の実施形態について説明する。
図１６は、本実施形態に係る保護素子を例示する模式的断面図である。
図１６に示すように、本実施形態に係る保護素子８は、前述の第５の実施形態に係る保護素子５（図１３参照）と比較して、アノード電極１３６としてｐｎｐトランジスタのコレクタ電極３２５及びエミッタ電極３２６の一方のみを用いており、サブ電極１３８としてコレクタ電極３２５及びエミッタ電極３２６の他方を用いる点が異なっている。図１６に示す例では、アノード電極１３６としてエミッタ電極３２６を用い、サブ電極３１８としてコレクタ電極３２５を用いている。なお、アノード電極１３６としてコレクタ電極３２５を用い、サブ電極３１８としてエミッタ電極３２６を用いてもよい。本実施形態においては、ｐ形ウェル１３１は保護素子８の構成要素として積極的には使用していない。

本実施形態に係る保護素子８においては、図４（ｂ）に示す電流Ｉ_２は、ｐ形のエミッタ拡散層３２４及びｎ形のベース領域３２１からなる寄生ｐｎダイオードの順方向電流として流れ、図４（ｂ）に示す電流Ｉ_３は、ｐ形のエミッタ拡散層３２４、ｎ形のベース領域３２１、ｐ形のコレクタ拡散層３２３からなる寄生ｐｎｐトランジスタのオン電流として流れ、図４（ｃ）に示すサージ電流Ｉ_４は、ｎ形のベース領域３２１及びｐ形のコレクタ拡散層３２３からなる寄生ｐｎダイオードのブレークダウン電流として流れる。

本実施形態によれば、電流Ｉ_２、Ｉ_３、Ｉ_４がベース領域３２１の外部に流出することがなく、ワイヤ１５１のインダクタンス又はＥＳＤに起因するエネルギーを、シリコン基板１２６における保護素子８以外の部分を介さずに排出できるため、集積回路チップ１２１に設けられた他の素子（図示せず）の誤動作を防止できる。本実施形態における上記以外の構成、動作及び効果は、前述の第５の実施形態と同様である。

なお、第７の実施形態において、保護素子７はｐＭＯＳ構造でなくてもよく、第８の実施形態において、保護素子８はｐｎｐトランジスタ構造でなくてもよい。すなわち、シリコン基板１２６にｎ形領域を形成し、このｎ形領域内に相互に離隔した２つのｐ形領域を形成して、一方のｐ形領域にアノード電極１３６を接続し、他方のｐ形領域にサブ電極１３８を接続し、ｎ形領域にカソード電極１３７を接続してもよい。換言すれば、高電位側電源電位が印加され、被保護回路に供給する電流が流れる第１の配線に接続された第１のｐ形領域と、低電位側電源電位が印加される第２のｐ形領域は、高電位側電源電位が印加され、被保護回路に供給する電流が流れない第２の配線に接続されたｎ形領域に囲まれていてもよい。これにより、電流がｎ形領域の外部に漏洩せず、この電流に起因して集積回路チップ１２１に設けられた他の素子が誤動作することを防止できる。なお、このｎ形領域は、他のｐ形領域、例えば、ｐ形ウェル又はｐ形基板に囲まれていることが好ましい。これにより、電流がｎ形領域の外部に漏洩することを、より確実に防止できる。

また、前述の各実施形態においては、ワイヤ１５１及びワイヤ１５２が同一のリードピン１２２に接続されている例を示したが、これには限定されず、ワイヤ１５１とワイヤ１５２は異なるリードピン又はその他の導電部材に接続されていてもよい。但し、ワイヤ１５１及びワイヤ１５２には、定常状態においては相互に等しい電位が印加される必要がある。また、ワイヤ１５１には被保護回路に供給する電流が流れ、ワイヤ１５２には被保護回路に供給する電流が流れないことが必要である。

以上説明した実施形態によれば、耐久性が高い半導体装置及びＤＣ−ＤＣコンバータを実現することができる。

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。

１、３、４、５、６、７、８：保護素子、１００：半導体装置、１０１：外部直流電源、１０２：高電位側電源配線、１０３：低電位側電源配線、１０４：ハイサイドトランジスタ、１０４ａ、１０４ｂ：端子、１０５：ロウサイドトランジスタ、１０６：制御回路、１０８：インダクタ、１０９：キャパシタ、１１１：高電位側出力端子、１１２：低電位側出力端子、１２０：実装基板、１２１：集積回路チップ、１２２〜１２５：リードピン、１２６：シリコン基板、１２７：層間絶縁膜、１３１：ｐ形ウェル、１３２：ｎ形領域、１３３：ｐ形領域、１３６：アノード電極、１３７：カソード電極、１３８：サブ電極、１４１：上層配線、１４１ａ：ボンディングパッド、１４２：上層配線、１４２ａ：ボンディングパッド、１４３：上層配線、１４３ａ、１４３ｂ：ボンディングパッド、１４４：上層配線、１４４ａ：ボンディングパッド、１５１〜１５５：ワイヤ、２００：半導体装置、２０１：被保護回路、２０２：ｎチャネル形ＭＯＳＦＥＴ、２０３：ｐチャネル形ＭＯＳＦＥＴ、２０４：スイッチング素子、２１０：半導体装置、２２０：半導体装置、２５１：保護素子、３０１：ゲート電極、３０２：ゲート絶縁膜、３１０：ｎ形ウェル、３１１：バックゲート領域、３１２：バックゲート電極、３１３：ソース領域、３１４：ドレイン領域、３１５：ソース電極、３１６：ドレイン電極、３２１：ベース領域、３２２：ベース電極、３２３：コレクタ拡散層、３２４：エミッタ拡散層、３２５：コレクタ電極、３２６：エミッタ電極、Ｉ_１、Ｉ_２、Ｉ_３、Ｉ_４：電流、Ｎ１：接続点

Claims (7)

1. 高電位側電源電位に接続するための第１の配線と、
   一端が前記高電位側電源電位に接続される、前記第１の配線とは別の第２の配線と、
   前記第１の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、
   前記高電位側電源電位と低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備え、
   前記保護素子は、
   前記第１の配線に接続される、第１のｐ形半導体領域と、
   前記第２の配線の他端に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、
   前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第２のｐ形半導体領域と、
   を有したことを特徴とする半導体装置。
2. 高電位側電源電位と低電位側電源電位との間で、スイッチングトランジスタを含む被保護回路と並列に接続された保護素子を備えた半導体装置であって、
   半導体基板に形成された第１のｐ形領域と、
   前記半導体基板に形成され、前記第１のｐ形領域に接したｎ形領域と、
   前記半導体基板に形成され、前記ｎ形領域に接し、前記第１のｐ形領域から離隔し、前記低電位側電源電位が印加される第２のｐ形領域と、
   前記第１のｐ形領域に接続され、前記高電位側電源電位が印加され、前記スイッチングトランジスタに供給する電流が流れる第１の配線と、
   前記ｎ形領域に接続され、前記高電位側電源電位が印加され、前記スイッチングトランジスタに供給する電流が流れない第２の配線と、
   を備えたことを特徴とする半導体装置。
3. 前記第１の配線及び前記第２の配線は、それぞれ別のボンディングワイヤを介して共通のリードピンに接続されていることを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１のｐ形領域は前記ｎ形領域に囲まれており、
   前記ｎ形領域は前記第２のｐ形領域に囲まれていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
5. 前記第１及び第２のｐ形領域は、前記ｎ形領域に囲まれていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
6. 前記半導体基板に形成され、前記ｎ形領域を囲む第３のｐ形領域をさらに備えたことを特徴とする請求項５記載の半導体装置。
7. 高電位側電源電位に接続される第１の配線と、
   一端が前記高電位側電源電位に接続される、前記第１の配線とは別の第２の配線と、
   前記第１の配線を介した高電位側電源電位と低電位側電源電位との間に接続され、出力端に前記高電位側電源電位と前記低電位側電源電位とを選択的に接続するスイッチング回路と、
   前記スイッチング回路の出力端に一端が接続されるインダクタと、
   前記インダクタの他端と前記低電位側電源電位との間に接続されるキャパシタと、
   前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチング回路と並列に接続される保護素子とを備え、
   前記保護素子は、
   前記第１の配線に接続される、第１のｐ形半導体領域と、
   前記第２の配線の他端に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、
   前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続される第２のｐ形半導体領域と、
   を有し、
   前記第１の配線及び第２の配線は、それぞれ別のワイヤを介して前記高電位側電源電位に接続されることを特徴とするＤＣ−ＤＣコンバータ。

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