TWI765956B - 半導體裝置 - Google Patents

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Abstract

習知的半導體裝置存在靜電破壞保護電路之電路面積過大的問題。依據一種實施形態的半導體裝置，具有：MOS電晶體MN，係被連接在2個端子間將靜電引發的電流放電、二極體D，係極性與被形成在MOS電晶體MN的閘極與源極之間之寄生二極體Dsn的極性相反。

Description

半導體裝置
本發明係關於半導體裝置，尤其是關於含有靜電破壞保護電路以保護被形成在半導體晶片內的元件不受靜電破壞之半導體裝置。
半導體裝置為了要保護構成內部電路的元件不受靜電破壞而組裝靜電破壞保護電路。專利文獻1公開了該靜電破壞保護電路的一個例子。
專利文獻1中所記載的半導體裝置具有：第1、第2電源單元，係與供應第1、第2電源電壓之第1、第2電源焊墊對應；輸入輸出單元，係與第1訊號焊墊對應；第1電源線，係供應第1電源電壓；及第2電源線，係供應第2電源電壓。然而輸入輸出單元具有：進行訊號輸入輸出之電路、靜電保護電路、及被設置在第1電源線與第2電源線之間之第1MOS。第1電源單元具有：響應電1電源焊墊的正靜電以使第1MOS暫時導通(ON)之時間常數電路、及流通朝向第1電源焊墊的電流之單向性元件。第2電源單元具有：響應電2電源焊墊的正靜電以使第1MOS暫時導通(ON)之時間常數電路、及流通朝向第2電源焊墊的電流之單向性元件。第1MOS的閘極及井區(well)與時間常數電路連接。 [習知技術文獻] [專利文獻]
[專利文獻1]日本特開2011-254100號公報
[發明所欲解決的課題]
然而，專利文獻1中所記載的半導體裝置，因為構成放電路徑的元件隨著靜電的施加極性而異，因而存在有靜電破壞保護電路之電路面積增大的問題。
其他問題和新穎的特徵，從說明書文中的記述和附圖會變得顯而易見。 [解決課題的技術手段]
依據本實施形態，半導體裝置具有：MOS電晶體，係被連接在2個端子間將靜電引發的電流放電、及二極體，係極性與被形成在該MOS電晶體的閘極與源極之間之寄生二極體Dsn的極性相反。
[發明功效] 依據本實施形態，可將靜電引發的電流放電以保護電路元件之靜電破壞保護電路的電路面積縮減。
為使說明更明確，以下的說明和圖面適度予以省略或精簡。此外，各圖面上，相同的元件附註相同的圖號，必要時省略重複的說明。
(實施形態1) 首先圖1表示說明實施形態1的半導體裝置中晶片佈局之圖。如圖1所示，實施形態1的半導體裝置1沿著晶片的外周設置焊墊。然而在焊墊的內側並排與焊墊對應之輸入輸出介面電路。再則圖1所示的例子中，在並排輸入輸出介面電路的區域一部分配置主靜電破壞保護電路。在並排輸入輸出介面電路的區域內側設有達成半導體裝置1的各種功能之內部電路。此外，主靜電破壞保護電路設置在設有內部電路的區域亦可。實施形態1的半導體裝置1在靜電破壞保護電路的電路構成上具有特徵的其中1個。
接著圖2表示實施形態1的半導體裝置中靜電破壞保護電路之方塊圖。圖2中呈現了主靜電破壞保護電路10a、及輸入輸出介面電路當中的一個輸入介面電路11a。如圖2所示，主靜電破壞保護電路10a被設置在電源端子VDD的配線與接地端子GND的配線之間。另外，輸入介面電路11a加上輸入緩衝電路14設有訊號端子主靜電破壞保護電路12、13。
訊號端子主靜電破壞保護電路12被設置在訊號輸入端子Tin與電源端子VDD之間。訊號端子主靜電破壞保護電路12例如為二極體，而該二極體正極連接至訊號輸入端子Tin，負極連接至電源端子VDD。訊號端子主靜電破壞保護電路13被設置在接地端子GND與訊號輸入端子Tin之間。訊號端子主靜電破壞保護電路13例如為二極體，而該二極體正極連接至接地端子GND，負極連接至訊號輸入端子Tin。
另外，輸入緩衝電路14為反向器，而該反向器在電源端子VDD與接地端子GND之間串聯PMOS電晶體P1及NMOS電晶體N1。該反向器從訊號輸入端子Tin輸入訊號，輸出連接至內部電路。
此處針對主靜電破壞保護電路10a作詳細說明。圖3表示實施形態1的半導體裝置中主靜電破壞保護電路之電路圖。如圖3所示，主靜電破壞保護電路10a具有電容C1、電阻R1、靜電破壞保護電晶體(例如，NMOS保護電晶體MN)及二極體D1。此外，圖3中呈現了表示與NMOS保護電晶體MN的結構上被形在NMOS保護電晶體MN之寄生二極體之極性的關係之圖以供參考。另外，圖3所示的主靜電破壞保護電路10a使用N型的導電型MOS電晶體(例如，NMOS保護電晶體MN)，作為靜電破壞保護元件。
NMOS保護電晶體MN源極連接至第1端子(例如，接地端子GND)，汲極連接至第2端子(例如，電源端子VDD)。二極體D1連接在NMOS保護電晶體MN的背閘極與第1端子(例如，接地端子GND)之間。然而二極體D1以連接方向的極性與被形成在NMOS保護電晶體MN的背閘極與源極之間之寄生二極體Dsn的極性相反的方式設置。更具體而言，實施形態1的主靜電破壞保護電路10a，在NMOS保護電晶體MN形成以背閘極節點NBG作為正極而以源極作為負極之寄生二極體Dsn。因此主靜電破壞保護電路10a中，將二極體D1的正極連接至接地端子GND，將二極體D1的負極連接至NMOS保護電晶體MN的背閘極節點NBG。此外，在NMOS保護電晶體MN的汲極，形成以背閘極節點NBG作為正極而以汲極作為負極之寄生二極體Ddn。
電容C1及電阻R1構成RC觸發電路，以控制在對電源端子VDD施加了正極性的靜電突波時或對接地端子GND施加了負極性的靜電突波時導通NMOS保護電晶體MN的狀態。電阻R1其中一端連接至第1端子(例如，接地端子GND)，另一端連接至NMOS保護電晶體MN的閘極和背閘極。另外，電阻R1與二極體D1並聯。電容C1其中一端連接至NMOS保護電晶體MN的閘極，另一端連接至第2端子(例如，電源端子VDD)。
接著針對實施形態1之主靜電破壞保護電路10a的動作作說明。因此圖4表示說明實施形態1的半導體裝置中主靜電破壞保護電路的第1動作之圖。該第1動作為表示以電源端子VDD作為共用端子而對電源端子VDD施加了正突波(電流流入晶片的方向之突波)時。此外，以電源端子VDD作為共用端子而對接地端子GND施加了負突波(從晶片流出電流的方向之突波)時，也會形成與圖4所示的第1動作相同的放電路徑。
此外，圖4中，上圖表示以電晶體符號表示NMOS保護電晶體MN的放電路徑，下圖表示以NMOS保護電晶體MN和二極體D1的剖面結構來看時的放電路徑。
如圖4的下圖所示，NMOS保護電晶體MN在P井區PW的表層形成具有N型的導電型之源極擴散區24和汲極擴散區25。另外，以橫跨源極擴散區24和汲極擴散區25的方式在半導體基板的上層形成閘極。另外，NMOS保護電晶體MN在P井區PW的表層形成對構成背閘極的P井區PW供予電位之P型接觸區23。二極體D1在N井區NW的表層形成構成正極端子之P型擴散區21及構成負極端子之N型擴散區22。
如圖4所示，第1動作中，由於被施加突波則NMOS保護電晶體MN的閘極電壓上升，成為NMOS保護電晶體MN導通的狀態，藉由作為NMOS保護電晶體MN之MOS電晶體的動作，突波電流從電源端子VDD朝向接地端子GND放電。
之後圖5表示說明實施形態1的半導體裝置中主靜電破壞保護電路的第2動作之圖。該第2動作為表示以電源端子VDD作為共用端子而對接地端子GND施加了正突波時。此外，以接地端子GND作為共用端子而對電源端子VDD施加了負突波時也會形成與圖5所示的第2動作相同的放電路徑。
此外，圖5中，上圖表示以電晶體符號表示NMOS保護電晶體MN的放電路徑，下圖表示以NMOS保護電晶體MN和二極體D1的剖面結構來看時的放電路徑。
如圖5所示，第2動作中，被施加突波則突波電流一部分(圖5的電流I1)透過二極體D1流入NMOS保護電晶體MN的背閘極。藉此使以NMOS保護電晶體MN的背閘極作為基極、以源級作為集極、以汲集作為射極之寄生雙極電晶體動作。因此第2動作中，藉由該寄生雙極電晶體的動作，突波電流(圖5的I2)從接地端子GND朝向電源端子VDD放電。
如同用圖5說明過的，實施形態1的半導體裝置1，即使將NMOS保護電晶體MN並未以MOS電晶體動作之電源端子VDD作為共用端子，對接地端子GND施加了突波時，突波電流大部分仍會透過NMOS保護電晶體MN放電。藉此實施形態1的半導體裝置1中，主靜電破壞保護電路10a可縮減二極體D1所要求的電流能力。也就是實施形態1的半導體裝置1可縮減二極體D1。因此實施形態1的半導體裝置1中NMOS保護電晶體MN和二極體D1的佈局例以下作說明。
圖6表示說明實施形態1的半導體裝置中主靜電破壞保護電路的第1佈局例之圖。如圖6所示，實施形態1的NMOS保護電晶體MN在P型井區的上層配置多個構成閘極端子的多晶矽。另外，以橫跨多晶矽的方式形成N型擴散區，該N型擴散區交互成為NMOS保護電晶體MN的源極及汲極。另外，以包圍構成閘極、源極及汲極的各區域的方式形成通到NMOS保護電晶體MN的背閘極之構成接觸區的P型擴散區。
二極體D1在N型井區的表層形成構成正極端子之P型擴散區及構成負極端子之N型擴散區。
該NMOS保護電晶體MN和二極體D1的基本構成為與後述的實施形態1之NMOS保護電晶體MN和二極體D1的第2~4佈局例共同之構成。
然而，圖6所示第1佈局例，在與NMOS保護電晶體MN鄰接的1個區域形成二極體D1。
接著圖7至圖9表示說明實施形態1的半導體裝置中主靜電破壞保護電路的第2至第4佈局例之圖。圖7所示的第2佈局例是以包夾形成NMOS保護電晶體MN的區域的方式分割形成二極體D1。圖8所示的第3佈局例是在NMOS保護電晶體MN之構成接觸區的P型擴散區的內部區域一部分形成二極體D1。圖9所示的第4佈局例是NMOS保護電晶體MN之構成接觸區的P型擴散區的內部區域分割成多個區域(圖9的例子為2個區域)形成二極體D1。
接著針對實施形態1的半導體裝置1中主靜電破壞保護電路10a的佈局面積作說明。因此圖10表示說明實施形態1的半導體裝置中主靜電破壞保護電路的佈局面積之圖。此外，圖10中表示作為比較例，例如專利文獻1中將二極體作為大部分突波電流放電的路徑使用時的佈局面積。
實施形態1的半導體裝置1可將NMOS保護電晶體MN二極體D1設為使被形成在NMOS保護電晶體MN之寄生雙極電晶體的基極電流流通程度的電流能力。因此如圖10所示，實施形態1的半導體裝置1可比比較例的半導體裝置還大幅縮減主靜電破壞保護電路10a的二極體D1所需要的面積。
由上述的說明，實施形態1的半導體裝置1，藉由作為NMOS保護電晶體MN之MOS電晶體的動作無法將突波電流放電時，藉由二極體D1供應NMOS保護電晶體MN之寄生雙極電晶體的基極。然而實施形態1的半導體裝置1藉由NMOS保護電晶體MN之寄生雙極電晶體的動作將突波電流放電。藉此實施形態1的半導體裝置1可壓低二極體D1所要求的電流能力並縮減二極體D1的佈局面積。
另外，可經由縮減主靜電破壞保護電路10a的佈局面積，增加可在半導體晶片的一邊並排之輸入輸出介面電路的數量。或者可經由縮減主靜電破壞保護電路10a的佈局面積，一面配置必要個數的輸入輸出介面電路一面縮短半導體晶片一邊的長度，削減晶片面積。
此外，實施形態1的主靜電破壞保護電路10a會想到一個變形例。因此圖11表示說明實施形態1的半導體裝置中主靜電破壞保護電路的其他例子(例如，主靜電破壞保護電路10b)之電路圖。
如圖11所示，主靜電破壞保護電路10b，電容C2的其中一端連接至第1端子(例如，接地端子GND)。另外，電阻R1其中一端連接至第2端子(例如，電源端子VDD)而另一端連接至電容C2的另一端。然而第1反向器(例如，反向器31)被設置在電容C1與電阻R1連接的配線與NMOS保護電晶體MN的閘極之間。反向器31輸入端子連接至電容C1與電阻R1連接的配線，輸出端子則連接至NMOS保護電晶體MN的閘極。另外，第2反向器(例如，反向器32)被設置在電容C1與電阻R1連接的配線與NMOS保護電晶體MN的背閘極之間。反向器32輸入端子連接至電容C1與電阻R1連接的配線，輸出端子則連接至NMOS保護電晶體MN的背閘極。
此外，反向器31、32從電源端子VDD及接地端子GND接受電源的供應。另外，反向器31、32由於並非突波電流放電的主要路徑，構成反向器31、32之電晶體用小尺寸的元件也無妨。
即使如同主靜電破壞保護電路10b，在RC觸發電路與NMOS保護電晶體MN的閘極或背閘極之間含有其他的電路，二極體D1縮減的話，佈局面積仍可充分縮減。
另外，NMOS保護電晶體MN和二極體D1的剖面結構亦可設為圖4或圖5所示的例子以外的結構。因此圖12表示說明實施形態1的半導體裝置中主靜電破壞保護電路的MOS電晶體和二極體在結構上的其他例子之半導體晶片的剖面圖。
圖12所示的例子是NMOS保護電晶體MN的P井區PW被深N井區DNW和N井區NW包圍，將二極體D1形成在P井區PW上。即使設為這種剖面結構仍可將NMOS保護電晶體MN與二極體D1予以元件分離。
(實施形態2) 實施形態2中針對將靜電破壞保護電晶體置換成P型的MOS電晶體(例如，PMOS保護電晶體MP)的例子作說明。因此圖13表示實施形態2的半導體裝置中主靜電破壞保護電路10c之電路圖。如圖13所示，主靜電破壞保護電路10c具有電容C2、電阻R2、PMOS保護電晶體MP及二極體D2。此外，圖13中呈現了表示與NMOS保護電晶體MN的結構上被形在NMOS保護電晶體MN之寄生二極體之極性的關係之圖以供參考。另外，圖13所示的主靜電破壞保護電路10c使用P型的導電型MOS電晶體(例如，PMOS保護電晶體MP)，作為靜電破壞保護元件。
PMOS保護電晶體MP源極連接至第1端子(例如，電源端子VDD)，汲極連接至第2端子(例如，接地端子GND)。二極體D2連接在PMOS保護電晶體MP的背閘極與第1端子(例如，電源端子VDD)之間。然而二極體D2以連接方向的極性與被形成在PMOS保護電晶體MP的背閘極與源極之間之寄生二極體Dsp的極性相反方式設置。更具體而言，實施形態2的主靜電破壞保護電路10c，在PMOS保護電晶體MP形成以背閘極節點NBG作為負極而以源極作為正極之寄生二極體Dsp。因此主靜電破壞保護電路10c將二極體D2的正極連接至PMOS保護電晶體MP的背閘極節點NBG，將二極體D2的負極連接至電源端子VDD。此外，在PMOS保護電晶體MP的汲極，形成以背閘極節點NBG作為負極而以汲極作為正極之寄生二極體Ddp。
電容C2及電阻R2構成RC觸發電路，以控制在對電源端子VDD施加了正極性的靜電突波時或對接地端子GND施加了負極性的靜電突波時導通PMOS保護電晶體MP的狀態。電阻R2其中一端連接至第1端子(例如，電源端子VDD)，另一端連接至PMOS保護電晶體MP的閘極和背閘極。另外，電阻R2與二極體D2並聯。電容C2其中一端連接至PMOS保護電晶體MP的閘極，另一端連接至第2端子(例如，接地端子GND)。
接著針對實施形態2的主靜電破壞保護電路10c的動作作說明。因此圖14表示說明實施形態2的半導體裝置中主靜電破壞保護電路10c的第1動作之圖。該第1動作為表示以接地端子GND作為共用端子而對電源端子VDD施加了正突波時。此外，以電源端子VDD作為共用端子而對接地端子GND施加了負突波時也會形成與圖14所示的第1動作相同的放電路徑。
此外，圖14中，上圖表示以電晶體符號表示PMOS保護電晶體MP的放電路徑，下圖表示以PMOS保護電晶體MP和二極體D2的剖面結構來看時的放電路徑。
如圖14的下圖所示，PMOS保護電晶體MP在N井區NW的表層形成具有P型的導電型之源極擴散區44和汲極擴散區45。另外，以橫跨源極擴散區44和汲極擴散區45的方式在半導體基板的上層形成閘極。另外，PMOS保護電晶體MP在N井區NW的表層形成對構成背閘極的N井區NW供予電位之N型接觸區43。二極體D2在P井區PW的表層形成構成正極端子之P型擴散區41及構成負極端子之N型擴散區42。
如圖14所示，第1動作中，由於被施加突波則PMOS保護電晶體MP的閘極電壓會比源極的電壓低，成為PMOS保護電晶體MP導通的狀態，藉由作為PMOS保護電晶體MP之MOS電晶體的動作，突波電流從電源端子VDD朝向接地端子GND放電。
之後圖15表示說明實施形態2的半導體裝置中主靜電破壞保護電路10c的第2動作之圖。該第2動作為表示以電源端子VDD作為共用端子而對接地端子GND施加了正突波時。此外，以接地端子GND作為共用端子而對電源端子VDD施加了負突波時也會形成與圖15所示的第2動作相同的放電路徑。
此外，圖15中，上圖表示以電晶體符號表示PMOS保護電晶體MP的放電路徑，下圖表示以PMOS保護電晶體MP和二極體D2的剖面結構來看時的放電路徑。
如圖15所示，第2動作中，形成以PMOS保護電晶體MP的背閘極作為基極、以源極作為集極、以汲極作為射極之寄生雙極電晶體。然而被施加突波則PMOS保護電晶體MP之寄生雙極電晶體的基極電流(圖15的電流I1)透過二極體D2流出。藉此PMOS保護電晶體MP的寄生雙極電晶體動作。因而第2動作中，藉由該寄生雙極電晶體的動作，突波電流(圖5的I2)從接地端子GND朝向電源端子VDD放電。
如同用圖15說明過的，實施形態2的半導體裝置，即使將PMOS保護電晶體MP並未以MOS電晶體動作之電源端子VDD作為共用端子，對接地端子GND施加了突波時，突波電流大部分仍會透過PMOS保護電晶體MP放電。藉此實施形態2的半導體裝置中，主靜電破壞保護電路10c可縮減二極體D2所要求的電流能力。也就是實施形態2的半導體裝置2可縮減二極體D2。因此實施形態2的半導體裝置1中PMOS保護電晶體MP和二極體D2的佈局例以下作說明。
圖16表示說明實施形態2的半導體裝置中主靜電破壞保護電路的第1佈局例之圖。如圖16所示，實施形態2的PMOS保護電晶體MP在N型井區的上層配置多個構成閘極端子的多晶矽。另外，以橫跨多晶矽的方式形成P型擴散區，該P型擴散區交互成為PMOS保護電晶體MP的源極及汲極。另外，以包圍構成閘極、源極及汲極的各區的方式形成通到PMOS保護電晶體MP的背閘極之構成接觸區的N型擴散區。
二極體D2在P型井區的表層形成構成正極端子之P型擴散區及構成負極端子之N型擴散區。
該PMOS保護電晶體MP和二極體D2的基本構成為與後述之實施形態2之PMOS保護電晶體MP和二極體D2的第2~4佈局例共同之構成。
然而，圖16所示的第1佈局的例，在與NMOS保護電晶體MN鄰接的區域其中一區形成二極體D2。
接著圖17至圖19表示說明實施形態2的半導體裝置中主靜電破壞保護電路的第2至第4佈局例之圖。圖17所示的第2例子是以包夾形成PMOS保護電晶體MP的區域的方式分割形成二極體D2。圖18所示的第3例子是在PMOS保護電晶體MP之構成接觸區的N型擴散區的內部區域一部分形成二極體D2。圖19所示的第4例子是PMOS保護電晶體MP之構成接觸區的N型擴散區的內部區域分割成多個區域(圖19的例子為2個區域)形成二極體D2。
由上述的說明，實施形態2的半導體裝置，即使由PMOS保護電晶體MP形成實施形態1的半導體裝置中的靜電保護電晶體，仍與實施形態1相同，可壓低二極體D1所要求的電流能力並縮減二極體D2的佈局面積。
另外，可經由縮減主靜電破壞保護電路10c的佈局面積，增加可在半導體晶片的一邊並排之輸入輸出介面電路的數量。或者可經由縮減主靜電破壞保護電路10c的佈局面積，一面配置必要個數的輸入輸出介面電路一面縮短半導體晶片一邊的長度，削減晶片面積。
此外，實施形態2的主靜電破壞保護電路10a會想到變形例。因此圖20表示說明實施形態1的半導體裝置中主靜電破壞保護電路10c的其他例子(例如，主靜電破壞保護電路10d)之電路圖。
如圖20所示，主靜電破壞保護電路10d，電容C2的其中一端連接至第1端子(例如，電源端子VDD)。另外，電阻R1其中一端連接至第2端子(例如，接地端子GND)而另一端連接至電容C2的另一端。然而第1反向器(例如，反向器51)被設置在電容C2與電阻R2連接的配線與PMOS保護電晶體MP的閘極之間。反向器51輸入端子連接至電容C2與電阻R2連接的配線，輸出端子則連接至PMOS保護電晶體MP的閘極。另外，第2反向器(例如，反向器52)被設置在電容C2與電阻R2連接的配線與PMOS保護電晶體MP的背閘極之間。反向器52輸入端子連接至電容C2與電阻R2連接的配線，輸出端子則連接至PMOS保護電晶體MP的背閘極。
即使如同主靜電破壞保護電路10d，在RC觸發電路與PMOS保護電晶體MP的閘極或背閘極之間含有其他的電路，二極體D1縮減的話，佈局面積仍可充分縮減。
(實施形態3) 實施形態3中針對輸出介面電路適用之靜電破壞保護電路作說明。因此圖21表示實施形態3的半導體裝置中靜電破壞保護電路之電路圖。
如圖21所示，輸出介面電路具有被串聯在電源端子VDD與接地端子GND之間之P型的輸出MOS電晶體(例如，PMOS電晶體P2)及N型的輸出MOS電晶體(例如，NMOS電晶體N2)。PMOS電晶體P2和NMOS電晶體N2藉由設置在內部電路區域之控制電路進行推挽控制。
該PMOS電晶體P2和NMOS電晶體N2成為輸出緩衝電路，為了要達到預定的電流驅動能力，以比圖2所示之輸入緩衝電路的電晶體還大的電晶體大小形成。
因此實施形態3的輸出介面電路11b，使該PMOS電晶體P2和NMOS電晶體N2在突波施加時具靜電破壞保護電晶體的功能。另外，實施形態3的輸出介面電路11b，由於無論突波電流的極性如何PMOS電晶體P2和NMOS電晶體N2均作為突波電流的放電路徑，與實施形態1、2同樣設置二極體D3、D4。
二極體D3以連接方向的極性與被形成在PMOS電晶體P2的背閘極與源極之間之寄生二極體的極性相反的方式設置在PMOS電晶體P2的背閘極與源極之間。具體而言，二極體D3正極被連接至PMOS電晶體P2的背閘極而負極被連接至電源端子VDD。另外，電阻R3與二極體D3並聯。
二極體D4以連接方向的極性與被形成在NMOS電晶體N2的背閘極與源極之間之寄生二極體的極性相反的方式設置在NMOS電晶體N2的背閘極與源極之間。具體而言，二極體D4正極被連接接地端子GND而負極被連接至NMOS電晶體N2的背閘極。另外，電阻R4與二極體D4並聯。
依據以上所述的構成，被施加至輸出端子Tout的突波電流如以下所述放電。流入電源端子VDD與輸出端子Tout之間的電流，經由實施形態2之圖14和圖15的接地端子GND置換成輸出端子Tout之路徑放電。另外，流入接地端子GND與輸出端子Tout之間的電流，經由實施形態2之圖4和圖5的電源端子VDD置換成輸出端子Tout之路徑放電。
由以上的說明，實施形態3的輸出介面電路11b，也將構成輸出緩衝電路之電晶體作為靜電破壞保護電晶體應用且在各電晶體的背閘極與源極之間設置二極體。藉此實施形態3的輸出介面電路11b可在不必為了將突波電流放電而設置較大的靜電破壞保護元件(例如，二極體)下縮減電路面積。
以上已根據實施形態具體說明過本發明者的發明，不過本發明並非局限於述說過的實施形態，當然可在不脫離本發明精神的範圍內作各種的變化。
1‧‧‧半導體裝置10a、10b、10c‧‧‧主靜電破壞保護電路11a‧‧‧輸入介面電路11b‧‧‧輸出介面電路12、13‧‧‧訊號端子靜電破壞保護電路14‧‧‧輸入緩衝電路21‧‧‧P型擴散區22‧‧‧N型擴散區23‧‧‧P型接觸區24‧‧‧源極擴散區25‧‧‧汲極擴散區31、32‧‧‧反向器41‧‧‧P型擴散區42‧‧‧N型擴散區43‧‧‧N型接觸區44‧‧‧源極擴散區45‧‧‧汲極擴散區51、52‧‧‧反向器PW‧‧‧P井區NW‧‧‧N井區DNW‧‧‧深N井區MN‧‧‧NMOS保護電晶體MP‧‧‧PMOS保護電晶體P1、P2‧‧‧PMOS電晶體N1、N2‧‧‧NMOS電晶體C1、C2‧‧‧電容R1~R4‧‧‧電阻D1~D4‧‧‧二極體Ddn、Dsn、Dsp、Ddp‧‧‧寄生二極體
圖1係說明實施形態1的半導體裝置中晶片佈局之圖。 圖2係實施形態1的半導體裝置中靜電破壞保護電路之方塊圖。 圖3係實施形態1的半導體裝置中主靜電破壞保護電路之電路圖。 圖4係說明實施形態1的半導體裝置中主靜電破壞保護電路的第1動作之圖。 圖5係說明實施形態1的半導體裝置中主靜電破壞保護電路的第2動作之圖。 圖6係說明實施形態1的半導體裝置中主靜電破壞保護電路的第1佈局例之圖。 圖7係說明實施形態1的半導體裝置中主靜電破壞保護電路的第2佈局例之圖。 圖8係說明實施形態1的半導體裝置中主靜電破壞保護電路的第3佈局例之圖。 圖9係說明實施形態1的半導體裝置中主靜電破壞保護電路的第4佈局例之圖。 圖10係說明實施形態1的半導體裝置中主靜電破壞保護電路的佈局面積之圖。 圖11係說明實施形態1的半導體裝置中主靜電破壞保護電路的其他例子之電路圖。 圖12係說明實施形態1的半導體裝置中主靜電破壞保護電路的MOS電晶體和二極體在結構上的其他例子之半導體晶片的剖面圖。 圖13係實施形態2的半導體裝置中主靜電破壞保護電路之電路圖。 圖14係說明實施形態2的半導體裝置中主靜電破壞保護電路的第1動作之圖。 圖15係說明實施形態2的半導體裝置中主靜電破壞保護電路的第2動作之圖。 圖16係說明實施形態2的半導體裝置中主靜電破壞保護電路的第1佈局例之圖。 圖17係說明實施形態2的半導體裝置中主靜電破壞保護電路的第2佈局例之圖。 圖18係說明實施形態2的半導體裝置中主靜電破壞保護電路的第3佈局例之圖。 圖19係說明實施形態2的半導體裝置中主靜電破壞保護電路的第4佈局例之圖。 圖20係實施形態2的半導體裝置中主靜電破壞保護電路的其他例子之電路圖。 圖21係實施形態3的半導體裝置中靜電破壞保護電路之電路圖。
10a‧‧‧主靜電破壞保護電路
C1‧‧‧電容
D1‧‧‧二極體
Ddn、Dsn‧‧‧寄生二極體
GND‧‧‧接地端子
MN‧‧‧NMOS保護電晶體
NBG‧‧‧背閘極節點
R1‧‧‧電阻
VDD‧‧‧電源端子

Claims (7)

  1. 一種半導體裝置，其特徵為，具有：第1端子和第2端子，構成半導體晶片的外部端子；靜電破壞保護電晶體，其源極連接至該第1端子，而其汲極連接至該第2端子；二極體，被連接在該靜電破壞保護電晶體的背閘極與該第1端子之間；及RC電路，連接至該第1端子和該第2端子，該RC電路包含一電阻及一電容，其中，該電阻及該電容其中一者係位於該靜電破壞保護電晶體的閘極與將該二極體連接至該第1端子的第1配線之間，且該電阻及該電容的另一者係位於該靜電破壞保護電晶體的閘極與將該靜電破壞保護電晶體的背閘極連接至該第2端子的第2配線之間，且其中，該二極體係設置成使其連接方向的極性與形成在該靜電破壞保護電晶體的背閘極和源極之間的寄生二極體之極性相反。
  2. 如申請專利範圍第1項之半導體裝置，其中，該電阻的一端被連接至該第1端子，而該電阻的另一端被連接至該靜電破壞保護電晶體的閘極和背閘極；其中，該電容的一端被連接至該靜電破壞保護電晶體的閘極，而該電容的另一端被連接至該第2端子；且該電阻與該二極體並聯連接。
  3. 如申請專利範圍第1項之半導體裝置，其中，該電容的一端被連接至該第1端子；其中，該電阻的一端被連接至該第2端子，而該電阻的另一端被連接至該電容的該另一端；該半導體裝置更包含：第1反向器，其輸入端子被連接至將該電容與該電阻連接的第3配線，而其輸出端子被連接至該靜電破壞保護電晶體的閘極；及第2反向器，其輸入端子被連接至將該電容與該電阻連接的該第3配線，而其輸出端子被連接至該靜電破壞保護電晶體的背閘極。
  4. 如申請專利範圍第1項之半導體裝置，其中，該靜電破壞保護電晶體包含N型的MOS電晶體，該第1端子包含接地端子，而第2端子包含電源端子。
  5. 如申請專利範圍第1項之半導體裝置，其中，該靜電破壞保護電晶體包含P型的MOS電晶體，該第1端子包含電源端子，而第2端子包含接地端子。
  6. 如申請專利範圍第1項之半導體裝置，其中，該靜電破壞保護電晶體包含N型的輸出MOS電晶體， 該第1端子包含接地端子，第2端子包含輸出端子；該半導體裝置更具有與該二極體並聯連接之電阻。
  7. 如申請專利範圍第1項之半導體裝置，其中，該靜電破壞保護電晶體包含P型的輸出MOS電晶體，該第1端子包含電源端子，該第2端子包含輸出端子；該半導體裝置更具有與該二極體並聯連接之電阻。
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