CN108447861A - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。所述半导体器件包括MOS晶体管和二极管，所述MOS晶体管被耦合在两个端子之间并放电由静电的产生而引起流动的电流，所述二极管被耦合在MOS晶体管的背栅极和端子之一之间，并具有与形成在MOS晶体管的背栅极和源极之间的寄生二极管的极性相反的极性。

Description

半导体器件
相关申请的交叉引用
于2017年1月25日提交的日本专利申请No.2017-011250的公开,包括说明书、附图和摘要，通过引用将其全部并入本文。
技术领域
本发明涉及一种半导体器件，并且涉及一种包括例如静电破坏保护电路的半导体器件，该静电破坏保护电路保护形成在半导体芯片中的元件免受静电破坏。
背景技术
在半导体器件中，为了保护配置内部电路的元件免受静电破坏，并入了静电破坏保护电路。在日本未审专利申请公开No.2011-254100中公开了静电破坏保护电路的一个示例。
日本未审专利申请公开No.2011-254100所述的半导体器件具有第一和第二电源单元，它们对应于提供第一和第二电源电压的第一和第二电源焊盘，对应于第一信号焊盘的输入/输出单元，提供第一电源电压的第一电源线，以及提供第二电源电压的第二电源线。然后，输入/输出单元具有执行信号输入和输出的电路、布置在第一电源线和第二电源线之间的静电保护电路和第一MOS。第一电源单元具有响应于第一电源焊盘的正静电暂时使第一MOS导通的时间常数电路和使电流朝向第一电源焊盘流动的单向元件。第二电源单元具有响应于第二电源焊盘的正静电暂时使第一MOS导通的时间常数电路和使电流朝向第二电源焊盘流动的单向元件。第一MOS的栅极和阱耦合到时间常数电路。
发明内容
然而，日本未审专利申请公开No.2011-254100所述的半导体器件有这样一个问题：用作放电路径的元件取决于静电应用极性，因此增加了静电破坏保护电路的电路面积。
从说明书和附图的描述中，本发明的要解决的其他问题和新的特征将变得明显。
根据本发明的一个实施例，提供了一种包括MOS晶体管和二极管的半导体器件，该MOS晶体管耦合在两个端子之间并放电由静电的产生而引起流动的电流，该二极管耦合在MOS晶体管的背栅极和端子之一之间，并具有与形成在MOS晶体管的背栅极和源极之间的寄生二极管的极性相反的极性。
根据本发明的上述一个实施例的半导体器件，能够减小通过放电由静电的产生而引起流动的电流来保护电路元件的静电破坏保护电路的电路面积。
附图说明
图1是示例根据第一实施例的半导体器件的芯片布局的一个示例的图。
图2是示例根据第一实施例的半导体器件的静电破坏保护电路的一个示例的框图。
图3是示例根据第一实施例的半导体器件的主静电破坏保护电路的一个示例的电路图。
图4是示例根据第一实施例的半导体器件的主静电破坏保护电路的第一操作的一个示例的图。
图5是示例根据第一实施例的半导体器件的主静电破坏保护电路的第二操作的一个示例的图。
图6是示例根据第一实施例的半导体器件的主静电破坏保护电路的布局的第一示例的图。
图7是示例根据第一实施例的半导体器件的主静电破坏保护电路的布局的第二示例的图。
图8是示例根据第一实施例的半导体器件的主静电破坏保护电路的布局的第三示例的图。
图9是示例根据第一实施例的半导体器件的主静电破坏保护电路的布局的第四示例的图。
图10是示例根据第一实施例的半导体器件的主静电破坏保护电路的布局区域的一个示例的图。
图11是示例根据第一实施例的半导体器件的主静电破坏保护电路的另一示例的电路图。
图12是半导体芯片的截面图，示例了根据第一实施例的半导体器件的主静电破坏保护电路的MOS晶体管和二极管的结构的另一示例。
图13是示例根据第二实施例的半导体器件的主静电破坏保护电路的一个示例的电路图。
图14是示例根据第二实施例的半导体器件的主静电破坏保护电路的第一操作的一个示例的图。
图15是示例根据第二实施例的半导体器件的主静电破坏保护电路的第二操作的一个示例的图。
图16是示例根据第二实施例的半导体器件的主静电破坏保护电路的布局的第一示例的图。
图17是示例根据第二实施例的半导体器件的主静电破坏保护电路的布局的第二示例的图。
图18是示例根据第二实施例的半导体器件的主静电破坏保护电路的布局的第三示例的图。
图19是示例根据第二实施例的半导体器件的主静电破坏保护电路的布局的第四示例的图。
图20是示例根据第二实施例的半导体器件的主静电破坏保护电路的另一示例的电路图。
图21是示例根据第三实施例的半导体器件的静电破坏保护电路的一个示例的电路图。
具体实施方式
为了使说明清楚，将适当地省略和简化下列描述和附图的细节。顺便提及，在各自的附图中，相同的符号将被分配给相同的元件，必要时将省略其重复描述。
[第一实施例]
首先，图1是示例根据第一实施例的半导体器件1的芯片布局的一个示例的图。如图1所示，在根据第一实施例的半导体器件1中，焊盘沿着芯片的外周布置。然后，分别对应于焊盘的输入/输出接口电路排列在焊盘的内侧上。然后，在图1所示的示例中，主静电破坏保护电路布置在其中排列输入/输出接口电路的每个区域的部分上。实现半导体器件1的各种功能的内部电路布置在其中排列输入/输出接口电路的各个区域的内侧上。顺便提及，主静电破坏保护电路可布置在其中布置内部电路的区域中。根据第一实施例的半导体器件1在静电破坏保护电路的电路配置中具有特征之一。
然后，图2是示例根据第一实施例的半导体器件1的静电破坏保护电路的一个示例的框图。在图2中，示例了输入/输出接口电路中的主静电破坏保护电路10a和输入/输出接口电路11a。如图2所示，主静电破坏保护电路10a布置在电源端子VDD和接地端子GND之间。此外，输入/输出接口电路11a除了包括输入缓冲电路14之外，还包括信号端子静破坏电保护电路12和13。
信号端子静电破坏保护电路12布置在信号输入端子Tin和电源端子VDD之间。信号端子静电破坏保护电路12是其中例如阳极耦合到信号输入端子Tin且阴极耦合到电源端子VDD的二极管。信号端子静电破坏保护电路13布置在接地端子GND和信号输入端子Tin之间。信号端子静电破坏保护电路13是其中例如阳极耦合到接地端子GND且阴极耦合到信号输入端子Tin的二极管。
此外，输入缓冲电路14是一种反相器，其中PMOS晶体管P1和NMOS晶体管N1彼此串联耦合在电源端子VDD和接地端子GND之间。信号被从信号输入端子Tin给到反相器，其输出端子耦合到内部电路。
在这里，将详细描述主静电破坏保护电路10a。图3是示例根据第一实施例的半导体器件1的主静电破坏保护电路10a的一个示例的电路图。如图3所示，主静电破坏保护电路10a包括电容器C1、电阻器R1、静电破坏保护晶体管(例如，NMOS保护晶体管MN)、二极管D1等等。顺便提及，在图3中，作为参考示例了由于NMOS保护晶体管MN的结构而形成在NMOS保护晶体管MN中的寄生二极管和二极管D1之间的极性关系的示意图。此外，图3所示的主静电破坏保护电路11a是用N型导电型MOS晶体管(例如，NMOS保护晶体管MN)作为静电破坏保护元件的类型。
NMOS保护晶体管MN的源极耦合到第一端子(例如，接地端子GND)，NMOS保护晶体管MN的漏极耦合到第二端子(例如，电源端子VDD)。二极管D1耦合在NMOS保护晶体管MN的背栅极和第一端子(例如，接地端子GND)之间。然后，二极管D1以以下方式布置，其在耦合方向上产生的极性与形成在NMOS保护晶体管MN的背栅极和源极之间的寄生二极管Dsn的极性相反。更具体地说，在根据第一实施例的主静电破坏保护电路10a中，在NMOS保护晶体管MN中形成了使用NMOS保护晶体管MN的背栅极节点NBG作为其阳极并且使用其源极作为其阴极的寄生二极管Dsn。因此，在主静电破坏保护电路10a中，二极管D1的阳极耦合到接地端子GND，二极管D1的阴极耦合到NMOS保护晶体管MN的背栅极节点NBG。顺便提及，在NMOS保护晶体管MN中形成了使用背栅极节点NBG为其阳极并且使用漏极作为其阴极的寄生二极管Ddn。
在将正极性的静电浪涌施加到电源端子VDD的情况下或在将负极性的静电浪涌施加到接地端子GND的情况下，电容器C1和电阻器R1配置了控制NMOS保护晶体管MN为导通状态的RC触发电路。电阻器R1在一端处耦合到第一端子(例如，接地端子GND)，并且在另一端处耦合到NMOS保护晶体管MN的栅极和背栅极。此外，电阻器R1与二极管D1并联耦合。电容器C1在一端处耦合到NMOS保护晶体管MN的栅极，并且在另一端处耦合到第二端子(例如，电源端子VDD)。
然后，将描述根据第一实施例的半导体器件1的主静电破坏保护电路10a的操作。因此，图4是示例根据第一实施例的半导体器件1的主静电破坏保护电路10a的第一操作的一个示例的图。第一操作是在通过使用接地端子GND作为公共端子将正浪涌(在电流流入芯片的方向上的浪涌)施加到电源端子VDD的情况下所执行的操作。顺便提及，同样在通过使用电源端子VDD作为公共端子将负浪涌(在电流流出芯片的方向上的浪涌)施加到接地端子GND的情况下，会形成与图4所示的第一操作所形成的放电路径相同的放电路径。
顺便提及，在图4中，上面的图示例了作为晶体管符号示例的NMOS保护晶体管MN的放电路径的一个示例，下面的图示例了在NMOS保护晶体管MN和二极管D1的横截面结构的方向上观察的放电路径的一个示例。
如图4的下面的图所示，在NMOS保护晶体管MN中，N型导电类型的源极扩散区24和漏极扩散区25形成在P型阱区PW的表面层中。此外，栅极在跨越源极扩散区24和漏极扩散区25的状态下形成在半导体衬底的上面层中。此外，在NMOS保护晶体管MN中，向用作背栅极的P型阱区PW施加电位的P型接触区23形成在P型阱区PW的表面层中。在二极管D1中，用作阳极端子的P型扩散区21和用作阴极端子的N型扩散区22形成在N型阱区NW的表面层中。
如图4所示，在第一操作中，当施加浪涌时，会使NMOS保护晶体管MN的栅极电压增加。因此，NMOS保护晶体管MN进入导通状态，并且由于NMOS保护晶体管MN作为MOS晶体管操作，浪涌电流会从电源端子VDD向接地端子GND放电。
然后，图5是示例根据第一实施例的半导体器件1的主静电破坏保护电路10a的第二操作的一个示例的图。第二操作是在通过使用电源端子VDD作为公共端子将正浪涌施加到接地端子GND的情况下所执行的操作。顺便提及，同样在通过使用接地端子GND作为公共端子将负浪涌施加到电源端子VDD的情况下，会形成与图5所示的第二操作所形成的放电路径相同的放电路径。
顺便提及，同样在图5中，上面的图示例了作为晶体管符号示例的NMOS保护晶体管MN的放电路径的一个示例，下面的图示例了在NMOS保护晶体管MN和二极管D1的横截面结构的方向上观察的放电路径的一个示例。
如图5所示，在第二操作中，当施加浪涌时，浪涌电流(图5中的I2)的部分(图5中的电流I1)会经由二极管D1流入NMOS保护晶体管的背栅极。因此，寄生双极晶体管被操作，该寄生双极晶体管使用NMOS保护晶体管MN的背栅极作为其基极，使用其源极作为其集电极，并且使用其漏极作为其发射极。因此，在第二操作中，由于寄生双极晶体管的操作，浪涌电流I2会从接地端子GND向电源端子VDD放电。
如利用图5所描述的，在根据第一实施例的半导体器件1中，同样在不将NMOS保护晶体管MN操作为MOS晶体管的状态下，在通过使用电源端子VDD作为公共端子将浪涌施加到接地端子GND的情况下，大部分的浪涌电流会经由NMOS保护晶体管MN放电。因此，在根据第一实施例的半导体器件1的主静电破坏保护电路10a中，能够减小二极管D1所需的电流容量。也就是，在根据第一实施例的半导体器件1中，能够使二极管D1小型化。因此，在下面将描述根据第一实施例的半导体器件1中的NMOS保护晶体管MN和二极管D1的布局的示例。
图6是示例根据第一实施例的半导体器件1的主静电破坏保护电路(NMOS保护晶体管MN和二极管D1)的布局的第一示例的图。如图6所示，在根据第一实施例的半导体器件1的NMOS保护晶体管MN中，用作栅极端子的多个多晶硅(多晶的硅)元件布置在P型阱区的上面层中。此外，N型扩散区在跨越多晶硅元件的状态下形成。N型扩散区用作NMOS保护晶体管MN的源极并且然后依次用作漏极。此外，形成用作NMOS保护晶体管MN的背栅极的接触区的P型扩散区，以包围用作NMOS保护晶体管MN的栅极、源极和漏极的各个区域。
在二极管D1中，用作二极管D1的阳极端子的P型扩散区和用作其阴极端子的N型扩散区形成在N型阱区的表面层中。
在后面将要描述的、根据第一实施例的半导体器件1的NMOS保护晶体管MN和二极管D1的布局的第二示例至第四示例中，上述的NMOS保护晶体管MN和二极管D1的基本配置是共同的。
然后，在图6所示的布局的第一示例中，二极管D1形成在与NMOS保护晶体管MN相邻地布置的区域中的一个区域中。
然后，图7至图9分别是示例根据第一实施例的半导体器件1的主静电破坏保护电路的布局的第二示例至第四示例的图。在图7所示的第二示例中，二极管D1在被划分成其中形成NMOS保护晶体管MN的区域被夹在其间的部分的状态下形成。在图8所示的第三示例中，二极管D1形成在布置在P型扩散区的内侧上的区域的部分中，该P型扩散区用作NMOS保护晶体管MN的接触区域。在图9所示的第四示例中，二极管D1在被划分成布置在P型扩散区的内侧上的多个区域(在图9中的示例中为两个区域)的状态下形成，该P型扩散区用作NMOS保护晶体管MN的接触区域。
然后，将描述根据第一实施例的半导体器件1的主静电破坏保护电路的10a的布局区域。因此，图10是示例根据第一实施例的半导体器件1的主静电破坏保护电路的布局区域的一个示例的图。顺便提及，在图10中，示例了作为比较示例的、例如如日本未审专利申请公开No.2011-254100中所公开的、在将二极管用作放电大部分浪涌电流的路径的情况下的布局区域。
在根据第一实施例的半导体器件1中，能够将二极管D1的电流容量减小到足以使形成在NMOS保护晶体管MN中的寄生双极晶体管的基极电流流动的程度。因此，如图10所示，在根据第一实施例的半导体器件1中，能够使形成主静电破坏保护电路10a的二极管D1的所需区域大大小于比较示例的半导体器件的区域。
如上所述，在根据第一实施例的半导体器件1中，由于NMOS保护晶体管MN不被操作为MOS晶体管，所以不可能放电浪涌电流，在这种情况下，NMOS保护晶体管Mn的寄生双极晶体管的基极电流通过二极管D1来提供。然后，由于NMOS保护晶体管MN的寄生双极晶体管的操作，根据第一实施例的半导体器件1会放电浪涌电流。由此，根据第一实施例的半导体器件1能够减小二极管D1所需的电流容量并能够减小二极管D1的布局区域。
此外，通过减小主静电破坏保护电路10a的布局区域，能够增加可排列在半导体芯片的一侧上的输入/输出接口电路的数目。可选择地，通过减小主静电破坏保护电路10a的布局区域，还能够在布置必要数目的输入/输出接口电路的同时缩短半导体芯片的一边的长度并减小芯片区域。
顺便提及，根据第一实施例的半导体器件1的主静电破坏保护电路10a的修改示例是可想象的。因此，图11是示例根据第一实施例的半导体器件1的主静电破坏保护电路10a的另一示例(例如，主静电破坏保护电路10b)的电路图。
如图11所示，在主静电破坏保护电路10b中，电容器C1的一端耦合到第一端子(例如，接地端子GND)。此外，电阻器R1在一端处耦合到第二端子(例如，电源端子VDD)，并且在另一端处耦合到电容器C1的另一端。然后，第一反相器(例如，反相器31)布置在将电容器C1和电阻器R1耦合在一起的布线和NMOS保护晶体管MN的栅极之间。反相器31的输入端子耦合到将电容器C1和电阻器R1耦合在一起的布线，反相器31的输出端子耦合到NMOS保护晶体管MN的栅极。此外，第二反相器(例如，反相器32)布置在将电容器C1和电阻器R1耦合在一起的布线和NMOS保护晶体管MN的背栅极之间。反相器32的输入端子耦合到将电容器C1和电阻器R1耦合在一起的布线，反相器32的输出端子耦合到NMOS保护晶体管MN的背栅极。
顺便提及，反相器31和32由电源端子VDD和接地端子GND供电。此外，反相器31和32不被用作放电浪涌电流的主路径，因此配置反相器31和32的晶体管的元件尺寸可被制造得小。
在二极管D1的尺寸小的情况下，不管作为主静电破坏保护电路10b中的RC触发电路和NMOS保护晶体管MN的栅极或背栅极之间包含的其他电路如何，都能够充分减小布局区域。
此外，NMOS保护晶体管MN和二极管D1的横截面结构可被修改成与图4和/或图5所示示例中的结构不同的结构。因此，图12是半导体芯片的截面图，其示例了根据第一实施例的半导体器件1的主静电破坏保护电路的NMOS保护晶体管MN和二极管D1的结构的另一示例。
在图12所示的示例中，NMOS保护晶体管MN的P型阱区PW被深N型阱区DNW和N型阱区NW包围，二极管D1形成在P型阱区PW上。通过以这种方式改变NMOS保护晶体管MN和二极管D1的横截面结构，还能够使NMOS保护晶体管MN与二极管D1元件分离。
[第二实施例]
在第二实施例中，将描述用P型MOS晶体管(例如，PMOS保护晶体管MP)替换NMOS保护晶体管MN的示例。因此，图13是示例根据第二实施例的半导体器件的主静电破坏保护电路10c的一个示例的电路图。如图13所示，主静电破坏保护电路10c包括电容器C2、电阻器R2、PMOS保护晶体管MP、二极管D2等等。顺便提及，在图13中，作为参考示例了示出由于PMOS保护晶体管MP的结构而形成在PMOS保护晶体管MP中的寄生二极管和二极管D2之间的极性关系的示意图。此外，图13所示的主静电破坏保护电路11c是使用P型导电型MOS晶体管(例如，PMOS保护晶体管MP)作为静电破坏保护元件的类型。
PMOS保护晶体管MP的源极耦合到第一端子(例如，电源端子VDD)，PMOS保护晶体管MP的漏极耦合到第二端子(例如，接地端子GND)。二极管D2耦合在PMOS保护晶体管MP的背栅极和第一端子(例如，电源端子VDD)之间。然后，二极管D2以以下方式布置，其在耦合方向上产生的极性与形成在PMOS保护晶体管MP的背栅极和源极之间的寄生二极管Dsp的极性相反。更具体地说，在根据第二实施例的半导体器件的主静电破坏保护电路10c中，在PMOS保护晶体管MP中形成了使用PMOS保护晶体管MP的背栅极节点NBG作为其阴极并且使用其源极作为其阳极的寄生二极管Dsp。因此，在主静电破坏保护电路10c中，二极管D2的阳极耦合到PMOS保护晶体管MP的背栅极节点NBG，二极管D2的阴极耦合到电源端子VDD。顺便提及，在PMOS保护晶体管MP中形成了使用PMOS保护晶体管MP的背栅极节点NBG作为其阴极并且使用其漏极作为其阳极的寄生二极管Ddp。
在将正极性的静电浪涌施加到电源端子VDD的情况下或在将负极性的静电浪涌施加到接地端子GND的情况下，电容器C2和电阻器R2配置了控制PMOS保护晶体管MP为导通状态的RC触发电路。电阻器R2在一端处耦合到第一端子(例如，电源端子VDD)，并且在另一端处耦合到PMOS保护晶体管MP的栅极和背栅极。此外，电阻器R2与二极管D2并联耦合。电容器C2在一端处耦合到PMOS保护晶体管MP的栅极，并且在另一端处耦合到第二端子(例如，接地端子GND)。
然后，将描述根据第二实施例的半导体器件的主静电破坏保护电路10c的操作。因此，图14是示例根据第二实施例的半导体器件的主静电破坏保护电路10c的第一操作的一个示例的图。第一操作是在通过使用接地端子GND作为公共端子将正浪涌施加到电源端子VDD的情况下所执行的操作。顺便提及，同样在通过使用电源端子VDD作为公共端子将负浪涌施加到接地端子GND的情况下，会形成与图14所示的第一操作所形成的放电路径相同的放电路径。
顺便提及，在图14中，上面的图示例了作为晶体管符号示例的PMOS保护晶体管MP的放电路径的一个示例，下面的图示例了在PMOS保护晶体管MP和二极管D2的横截面结构的方向上观察的放电路径的一个示例。
如图14的下面的图所示，在PMOS保护晶体管MP中，P型导电类型的源极扩散区44和漏极扩散区45形成在N型阱区NW的表面层中。此外，栅极在跨越源极扩散区44和漏极扩散区45的状态下形成在半导体衬底的上面层中。此外，在PMOS保护晶体管MP中，向用作背栅极的N型阱区NW施加电位的N型接触区43形成在N型阱区NW的表面层中。在二极管D2中，用作阳极端子的P型扩散区41和用作阴极端子的N型扩散区42形成在P型阱区PW的表面层中。
如图14所示，在第一操作中，当施加浪涌时，PMOS保护晶体管MP的栅极电压将变得低于其源极电压。因此，PMOS保护晶体管MP进入导通状态，并且由于PMOS保护晶体管MP作为MOS晶体管操作，浪涌电流会从电源端子VDD向接地端子GND放电。
然后，图15是示例根据第二实施例的半导体器件的主静电破坏保护电路10c的第二操作的一个示例的图。第二操作是在通过使用电源端子VDD作为公共端子将正浪涌施加到接地端子GND的情况下所执行的操作。顺便提及，同样在通过使用接地端子GND作为公共端子将负浪涌施加到电源端子VDD的情况下，会形成与图15所示的第二操作所形成的放电路径相同的放电路径。
顺便提及，同样在图15中，上面的图示例了作为晶体管符号示例的PMOS保护晶体管MP的放电路径的一个示例，下面的图示例了在PMOS保护晶体管MP和二极管D2的横截面结构的方向上观察的放电路径的一个示例。
如图15所示，在第二操作中，形成了使用PMOS保护晶体管MP的背栅极作为其基极、使用其源极作为其集电极并且使用其漏极作为其发射极的寄生双极晶体管。然后，当施加浪涌时，PMOS保护晶体管MP的寄生双极晶体管的基极电流(图15中的电流I1)会经由二极管D2流出。因此，PMOS保护晶体管MP的寄生双极晶体管被操作。因此，在第二操作中，由于寄生双极晶体管的操作，浪涌电流(图15中的I2)会从接地端子GND向电源端子VDD放电。
如利用图15所描述的，在根据第二实施例的半导体器件中，同样在不将PMOS保护晶体管MP操作为MOS晶体管的状态下，在通过使用电源端子VDD作为公共端子将浪涌施加到接地端子GND的情况下，大部分的浪涌电流会经由PMOS保护晶体管MP放电。因此，在根据第二实施例的半导体器件的主静电破坏保护电路10c中，能够减小二极管D2所需的电流容量。也就是，在根据第二实施例的半导体器件中，能够使二极管D2小型化。因此，在下面将描述根据第二实施例的半导体器件中的PMOS保护晶体管MP和二极管D2的布局的示例。
图16是示例根据第二实施例的半导体器件的主静电破坏保护电路(PMOS保护晶体管MP和二极管D2)的布局的第一示例的图。如图16所示，在根据第二实施例的半导体器件的PMOS保护晶体管MP中，用作栅极端子的多个多晶硅元件布置在N型阱区的上面层中。此外，P型扩散区在跨越多晶硅元件的状态下形成。P型扩散区用作PMOS保护晶体管MP的源极并且然后依次用作漏极。此外，形成用作PMOS保护晶体管MP的背栅极的接触区的N型扩散区，以包围用作PMOS保护晶体管MP的栅极、源极和漏极的各个区域。
在二极管D2中，用作二极管D2的阳极端子的P型扩散区和用作其阴极端子的N型扩散区形成在P型阱区的表面层中。
在后面将要描述的、根据第二实施例的半导体器件的PMOS保护晶体管MP和二极管D2的布局的第二示例至第四示例中，上述的PMOS保护晶体管MP和二极管D2的基本配置是共同的。
然后，在图6所示的布局的第一示例中，二极管D2形成在与PMOS保护晶体管MP相邻地布置的区域中的一个区域中。
然后，图17至图19分别是示例根据第二实施例的半导体器件的主静电破坏保护电路的布局的第二示例至第四示例的图。在图17所示的第二示例中，二极管D2在被划分成其中形成PMOS保护晶体管MP的区域被夹在其间的部分的状态下形成。在图18所示的第三示例中，二极管D2形成在布置在N型扩散区的内侧上的区域的部分中，该n扩散区用作PMOS保护晶体管MP的接触区域。在图19所示的第四示例中，二极管D2在被划分成布置在N型扩散区的内侧上的多个区域(在图19中的示例中为两个区域)的状态下形成，该N型扩散区用作PMOS保护晶体管MP的接触区域。
如上所述，在根据第二实施例的半导体器件中，甚至在根据第一实施例的半导体器件1的静电破坏保护晶体管由PMOS晶体管形成的情况下，也能够减小二极管D2所需的电流容量，因此与第一实施例类似地能够减小二极管D2的布局区域。
此外，通过减小主静电破坏保护电路10c的布局区域，能够增加可排列在半导体芯片的一侧上的输入/输出接口电路的数目。可选择地，通过减小主静电破坏保护电路10c的布局区域，还能够在布置必要数目的输入/输出接口电路的同时缩短半导体芯片的一边的长度并减小芯片区域。
顺便提及，根据第二实施例的半导体器件的主静电破坏保护电路10c的修改示例是可想象的。因此，图20是示例根据第二实施例的半导体器件的主静电破坏保护电路10c的另一示例(例如，主静电破坏保护电路10d)的电路图。
如图20所示，在主静电破坏保护电路10d中，电容器C2的一端耦合到第一端子(例如，电源端子VDD)。此外，电阻器R2在一端处耦合到第二端子(例如，接地端子GND)，并且在另一端处耦合到电容器C2的另一端。然后，第一反相器(例如，反相器51)布置在将电容器C2和电阻器R2耦合在一起的布线和PMOS保护晶体管MP的栅极之间。反相器51的输入端子耦合到将电容器C2和电阻器R2耦合在一起的布线，反相器51的输出端子耦合到PMOS保护晶体管MP的栅极。此外，第二反相器(例如，反相器52)布置在将电容器C2和电阻器R2耦合在一起的布线和PMOS保护晶体管MP的背栅极之间。反相器52的输入端子耦合到将电容器C2和电阻器R2耦合在一起的布线，反相器52的输出端子耦合到PMOS保护晶体管MP的背栅极。
在二极管D2的尺寸小的情况下，不管作为主静电破坏保护电路10d中的RC触发电路和PMOS保护晶体管MP的栅极或背栅极之间包含的其他电路如何，都能够充分减小布局区域。
[第三实施例]
在第三实施例中，将描述应用于输出接口电路的类型的静电破坏保护电路。因此，图21是示例根据第三实施例的半导体器件的静电破坏保护电路的一个示例的电路图。
如图21所示，输出接口电路11b包括彼此串联耦合在电源端子VDD和接地端子GND之间的P型输出MOS晶体管(例如，PMOS晶体管P2)和N型输出MOS晶体管(例如，NMOS晶体管N2)。通过布置在内部电路区域中的控制电路对PMOS晶体管P2和NMOS晶体管N2进行推挽控制。
PMOS晶体管P2和NMOS晶体管N2用作输出缓冲电路，并且被形成为具有比图2所示的输入缓冲电路的晶体管的尺寸大的晶体管尺寸，以实现预定的电流驱动能力。
因此，在根据第三实施例的输出接口电路11b中，当施加浪涌时，PMOS晶体管P2和NMOS晶体管N2被操作为静电破坏保护晶体管。此外，在根据第三实施例的输出接口电路11b中，为了使用PMOS晶体管P2和NMOS晶体管N2作为浪涌电流的放电路径，而不管浪涌电流的极性的难点，二极管D3和D4被布置得与第一和第二实施例相似。
二极管D3以以下方式布置在PMOS晶体管P2的背栅极和源极之间，使得其在耦合方向上产生的极性与形成在PMOS晶体管P2的背栅极和源极之间的寄生二极管的极性相反。具体来说，二极管D3的阳极耦合到PMOS晶体管P2的背栅极，二极管D3的阴极耦合到电源端子VDD。此外，电阻器R3与二极管D3并联耦合。
二极管D4以以下方式布置在NMOS晶体管N2的背栅极和源极之间，使得其在耦合方向上产生的极性与形成在NMOS晶体管N2的背栅极和源极之间的寄生二极管的极性相反。具体来说，二极管D4的阳极耦合到接地端子GND，二极管D4的阴极耦合到NMOS晶体管N2的背栅极。此外，电阻器R4与二极管D4并联耦合。
通过配置如上所述的输出接口电路11b，施加到输出端子Tout的浪涌电流如下放电。流动在电源端子VDD和输出端子Tout之间的电流，通过用输出端子Tout替换与第二实施例有关的图14和图15中所示的接地端子GND而形成的路径被放电。此外，流动在接地端子GND和输出端子Tout之间的电流，通过用输出端子Tout替换与第一实施例有关的图4和图5中所示的电源端子VDD而形成的路径被放电。
如上所述，在根据第三实施例的输出接口电路11b中，配置输出缓冲电路的晶体管也被用作静电破坏保护晶体管，并且二极管被布置在每个晶体管的背栅极和源极之间。因此，在根据第三实施例的输出接口电路11b中，为了放电浪涌电流的目的，没有必要提供大尺寸的静电破坏保护元件(例如，二极管)，从而能够减小电路面积。
在上述中，根据各实施例已经具体描述了由相关发明人做出的本发明。然而，不用说，本发明不限于已描述的实施例，并且在不偏离本发明的精神的范围内能够进行各种修改。

Claims (7)

1.一种半导体器件，包括：
第一端子和第二端子，所述第一端子和所述第二端子用作半导体芯片的外部端子；
静电破坏保护晶体管，所述静电破坏保护晶体管的源极被耦合到所述第一端子，并且所述静电破坏保护晶体管的漏极被耦合到所述第二端子；以及
二极管，所述二极管被耦合在所述静电破坏保护晶体管的背栅极和所述第一端子之间，
其中，
所述二极管被布置为，使得其在耦合方向上产生的极性与形成在所述静电破坏保护晶体管的所述背栅极和所述源极之间的寄生二极管的极性相反。
2.根据权利要求1所述的半导体器件，进一步包括：
电阻器，所述电阻器在一端被耦合到所述第一端子，并且在另一端被耦合到所述静电破坏保护晶体管的栅极和所述背栅极；以及
电容器，所述电容器在一端被耦合到所述静电破坏保护晶体管的所述栅极，并且在另一端被耦合到所述第二端子；
其中，
所述电阻器与所述二极管被并联耦合。
3.根据权利要求1所述的半导体器件，进一步包括：
电容器，所述电容器在一端被耦合到所述第一端子；
电阻器，所述电阻器在一端被耦合到所述第二端子，并且在另一端被耦合到所述电容器的另一端；
第一反相器，所述第一反相器的输入端子被耦合到将所述电容器和所述电阻器耦合在一起的布线，并且所述第一反相器的输出端子被耦合到所述静电破坏保护晶体管的所述栅极；以及
第二反相器，所述第二反相器的输入端子被耦合到将所述电容器和所述电阻器耦合在一起的所述布线，并且所述第二反相器的输出端子被耦合到所述静电破坏保护晶体管的所述背栅极。
4.根据权利要求1所述的半导体器件，
其中，所述静电破坏保护晶体管为N型MOS晶体管，
其中，所述第一端子为接地端子，以及
其中，所述第二端子为电源端子。
5.根据权利要求1所述的半导体器件，
其中，所述静电破坏保护晶体管为P型MOS晶体管，
其中，所述第一端子为电源端子，以及
其中，所述第二端子为接地端子。
6.根据权利要求1所述的半导体器件，
其中，所述静电破坏保护晶体管为N型输出MOS晶体管，
其中，所述第一端子为接地端子，以及
其中，所述第二端子为输出端子，
所述半导体器件进一步包括：
与所述二极管并联耦合的电阻器。
7.根据权利要求1所述的半导体器件，
其中，所述静电破坏保护晶体管为P型输出MOS晶体管，
其中，所述第一端子为电源端子，以及
其中，所述第二端子为输出端子，
所述半导体器件进一步包括：
与所述二极管并联耦合的电阻器。
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