JPWO2007145307A1 - 半導体集積回路装置 - Google Patents

Abstract

ＥＳＤ保護回路を設け、かつ外部端子数を効率よく配置した半導体集積回路装置であって、第１と第２電源電圧をそれぞれ供給する第１、２電源パッド及び信号パッド対応して第１、第２電源セル及び入出力セルを設ける。第１電源パッドから供給された第１電源電圧を第１電源線に供給し、第２電源パッドから供給された第２電源電圧を第２電源線に供給する。入出力セルに第１電源線と第２電源線とのサージ電流を流す第１ＭＯＳＦＥＴを設ける。第１、第２電源セルは、第１電源パッドでの正の静電気に応答して入出力セルに設けられた第１ＭＯＳＦＥＴを一時的にオン状態にさせる時定数回路と、第１、第２電源パッドにそれぞれ向かう電流を流す一方向性素子で構成する。

Description

参照による取り込み

本出願は、２００６年６月１５日に出願された日本特許出願第２００６−１６５４７３号、の優先権を主張し、その内容を参照することにより本出願に取り込む。」

本発明は、半導体集積回路装置に関し、ＥＳＤ(Electro-Static-Discharge) 保護回路に適用して有効な技術に関するものである。

分散型ＥＳＤ回路の例として、入出力セルに分流デバイスを設け、１つ又は複数の電源セルに設けられたトリガ回路で制御するものがＷＯ２００４／０１５７７６号公報において開示されている。この分散型ＥＳＤ回路では、電源セルにも分流デバイスが設けられ、トリガ回路にブーストバスを接続し、ＥＳＤ現象時にトリガ回路は大きい電圧レベルに分流デバイスの制御電極を駆動することによって分流デバイスのオン抵抗を低減させるようにするものである。

マイクロコンピュータ機能を持つ半導体集積回路装置の高機能化等により外部端子数は数百個のように多くされる。電源端子は、電源インピーダンスを小さくするために同じ電源電圧を複数の電源端子を通して供給させる必要がある。例えば、前記のような半導体集積回路装置では、全端子数のほぼ１０％程度を電源端子が占めることになる。近年、先端プロセスにおいては信号の入出力セルの縮小化が進んでいるのに比較して、電源セルにはＥＳＤサージを逃がすためのＥＳＤ保護素子が配置されているため入出力セルよりも大きなサイズになってしまう。

図９には、本願発明に先立って本願発明者によって検討された半導体集積回路装置の概略レイアウト図が示されている。電源セルＧＣＮＭＯＳは、サージ電圧を検出する時定数回路ＣＲと、かかるサージ電圧を高速に放電させるために大きなサイズにされたＮＭＯＳ（ＮチャネルＭＯＳＦＥＴ）とで構成され、入出力セルＩＯよりも大きなサイズになってしまう。そして、電源インピーダンスを均等に小さくする必要から、電源セルＧＣＮＭＯＳは、複数の入出力セルＩＯ毎に分散して配置させることが必要である。このため、サイズの異なる入出力セルＩＯと電源セルＧＣＮＭＯＳが図９に示すように混在して配置されることとなり、電源セルＧＣＮＭＯＳの両側でパッド（ＰＡＤ）のピッチ前記電源セルＧＣＮＭＯＳの大きさに対応して広くなる。本願発明者においては、前述のように入出力セルＩＯと電源セルＧＣＮＭＯＳとを異なるサイズにしたなら、ＰＡＤ側からみたときに大きなサイズにされる電源セルＧＣＮＭＯＳの両側で大きなスペースｄ１が生じて配置可能なＰＡＤ数が制限されてしまうという問題の生じることを見出した。つまり、本願発明者においては、ほぼ同じサイズのセルとしたなら、入出力セルＩＯ間の間隔ｄ２のようにＰＡＤ間が小さくなり、その分ＰＡＤ数を多くできることに気が付いたのである。

この発明の目的は、ＥＳＤ保護回路を設けつつ、外部端子数を効率よく配置できる半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１、第２電源電圧をそれぞれ供給する第１、第２電源パッド及び信号パッドに対応して第１、第２電源セル及び入出力セルを設ける。第１電源パッドから供給された第１電源電圧を第１電源線に供給し、第２電源パッドから供給された第２電源電圧を第２電源線に供給する。入出力セルに第１電源線と第２電源線とのサージ電流を流す第１ＭＯＳＦＥＴを設ける。第１および第２電源セルは、第１電源パッドでの正の静電気に応答して入出力セルに設けられた第１ＭＯＳＦＥＴを一時的にオン状態にさせる時定数回路と、第１、第２電源パッドにそれぞれ向かう電流を流す一方向性素子で構成する。

入出力セルに電源パッドに発生したサージ電圧を放電させる第１ＭＯＳＦＥＴを分散配置して電源セルのサイズを入出力セルと同等に小さくできるから外部端子を効率よく配置できる。

図１には、この発明に係る半導体集積回路装置の一実施例の入出力回路部の回路図が示されている。図１には、２つの入出力セル（ＩＯセル）と１つの電源セルが代表として例示的に示されている。１つのＩＯセルは、入出力端子ＤＱ０に出力信号を伝えるＰチャネル型出力ＭＯＳＦＥＴＱ１及びＮチャネル出力ＭＯＳＦＥＴＱ２と、入出力端子ＤＱ０から入力された入力信号を受ける入力回路ＩＢと、ＥＳＤ保護回路を構成するダイオードＤ１、Ｄ２及び抵抗Ｒ１，Ｒ２とを含んでいる。ダイオードＤ１は、入出力端子ＤＱ０から電源線ＶＣＣＱに向かうサージ電流を流し、ダイオードＤ２は、回路の接地電位線ＶＳＳＱから外部端子ＤＱ０に向かうサージ電流を流すようにされる。抵抗Ｒ１，Ｒ２は、ＭＯＳＦＥＴＱ１、Ｑ２及び入力回路ＩＢを構成するＭＯＳＦＥＴの保護素子としての役割を果たす。

この実施例では、ＩＯセルに電源端子ＶＣＣＱ等によるサージ電圧を放電させるためのＭＯＳＦＥＴＱ３が設けられる。このＭＯＳＦＥＴＱ３は、そのサイズが小さく形成されている。これにより、ＩＯセルの占有面積は、実質的に大きくならないようにされている。入出力端子ＤＱｎに対応したＩＯセルを含んで他のＩＯセルも前記同様な構成とされる。すなわち、本願発明に係る半導体集積回路装置に設けられるＩＯセルのそれぞれにおいては、それぞれに対応した入出力端子ＤＱ０〜ＤＱｎ（ｎは正の整数）におけるサージ電圧を放電させるダイオードＤ１，Ｄ２等に加えて、電源端子ＶＣＣＱ等によるサージ電圧を放電させるＭＯＳＦＥＴが、ＭＯＳＦＥＴＱ３のように分割され、かつそれぞれのＩＯセルに分散されて設けられる。

電源端子ＶＣＣＱに対応した電源セルは、電源端子ＶＣＣＱの正のサージ電圧を検出するための時定数回路ＧＣが設けられる。また、電源端子ＶＣＣＱに負のサージ電圧を放電させるためのダイオードＤ３が設けられる。このダイオードＤ３は、接地線ＶＳＳＱから電源端子ＶＣＣＱに向かうようサージ電流を流す。図示しないけれども、回路の接地端子ＶＳＳＱに対応した電源セルも、同様な構成にされる。そして、電源端子ＶＣＣＱ及び接地端子ＶＳＳＱに対応した時定数回路ＧＣの出力線ＧＴＤＶ及びＷＬＤＶと、図示しない時定数回路ＧＣの出力線ＧＴＤＶ及びＷＬＤＶとそれぞれ共通に接続されて、ＩＯセルに設けられたＭＯＳＦＥＴＱ３等のゲートとウェルに接続される。

図２には、電源セルの一実施例の回路図が示されている。時定数回路ＧＣは、抵抗Ｒ３とキャパシタＣ１からなる積分回路から構成される。キャパシタＣ１のチャージ電圧は、インバータ回路ＩＮＶ１，ＩＮＶ２の入力端子に供給される。これらのインバータ回路ＩＮＶ１及びＩＮＶ２の出力端子は、出力線ＧＴＤＶ及びＷＬＤＶに接続される。これらのインバータ回路ＩＮＶ１及びＩＮＶ２は、ＶＣＣＱから動作電圧を受けて動作する。

例えば、電源端子ＶＣＣＱに正のサージ電圧が発生した時、インバータ回路ＩＮＶ１及びＩＮＶ２にはＶＣＣＱから動作電圧が供給され、入力端子には時定数回路により遅れてサージ電圧に対応したハイレベルが伝えられる。したがって、インバータ回路ＩＮＶ１及びＩＮＶ２は、電源端子ＶＣＣＱに正のサージ電圧が発生した時からキャパシタＣ１のチャージ電圧がインバータ回路の論理しきい値電圧に到達するまでの間ハイレベルを維持し、ＩＯセルに分散して設けられたＭＯＳＦＥＴＱ３等をオン状態にしてサージ電圧を放電させる。

図３には、電源セルの一実施例の具体的回路図が示されている。電源端子ＶＣＣＱと接地端子ＶＳＳＱとの間には、直列形成されたＰチャネルＭＯＳＦＥＴＱ１０が図２の抵抗Ｒ３として設けられる。

図２のキャパシタＣ１は、ＭＯＳＦＥＴＱ１１のゲート容量で構成される。つまり、ＭＯＳＦＥＴＱ１１のソース，ドレイン及びウェルは、回路の接地端子ＶＳＳＱに接続され、ゲートが抵抗素子Ｒ３の一端に対応したＭＯＳＦＥＴＱ１０のドレインと接続される。

図２のインバータ回路ＩＮＶ１は、ＰチャネルＭＯＳＦＥＴＱ１２とＮチャネルＭＯＳＦＥＴＱ１３から構成される。図２のインバータ回路ＩＮＶ２は、ＰチャネルＭＯＳＦＥＴＱ１４とＮチャネルＭＯＳＦＥＴＱ１５から構成される。これらのＭＯＳＦＥＴＱ１２〜Ｑ１５のゲートは、共通に接続されてキャパシタＣ１としてのＭＯＳＦＥＴＱ１１のゲートと接続される。

ＭＯＳＦＥＴＱ１２とＱ１３からなるＣＭＯＳインバータ回路の出力端子は、出力線ＧＴＤＶに接続される。ＭＯＳＦＥＴＱ１４とＱ１５からなるＣＭＯＳインバータ回路の出力端子は、出力線ＷＬＤＶに接続される。そして、２つのインバータ回路の出力端子と接地端子ＶＳＳＱとの間には、プルダウン用の抵抗Ｒ１０，Ｒ１１が設けられる。ＭＯＳＦＥＴＱ１０〜Ｑ１５は、そのゲート絶縁膜が厚く形成される等により、高耐圧構造とされる。出力線ＧＴＤＶにゲートが接続されるＭＯＳＦＥＴＱ３等も、同様に高耐圧構造とされる。

図４Ａ及び図４Ｂは、ＩＯセルに設けられたＭＯＳＦＥＴの動作説明図である。図４Ａは、ＭＯＳＦＥＴの回路記号が示され、図４ＢにはＭＯＳＦＥＴの素子構造と寄生素子とが示されている。このＭＯＳＦＥＴは、ゲートＧとウェルＷＥＬＬに出力線ＧＴＤＶとＷＬＤＶが接続されて、サージ電圧により共にハイレベルにされる。したがって、ＭＯＳＦＥＴとして電流を流すことの他、ｎ＋型のドレインＤをコレクタＣとし、ｐ型のウェルをベースＢとし、ｎ＋型のソースＳをエミッタＥとする寄生トランジスタが構成されて、サージ電流を流すようにされる。これにより、ウェルＷＥＬＬをソースと同電位としてＭＯＳＦＥＴとしてのみサージ電流を流すよりも、ウェル電位ＷＥＬＬの制御によって寄生トランジスタも動作させることができ、より大きな電流を流すようにすることができる。

図５には、電源セルの他の一実施例の回路図が示されている。この実施例は、半導体集積回路装置の内部回路用の低電圧ＶＤＤを供給する電源セルに向けられている。この電源セルは、そのサイズがＩＯセルのサイズに比べて大きくならない範囲で、例えばＩＯセルに設けられるＭＯＳＦＥＴＱ３と同程度のＭＯＳＦＥＴＱ４が追加される。これにより、電源セル自体でもサージ電流を流すようにすることができる。この構成は、図２の実施例のように、入出力回路用の電源端子ＶＣＣＱの電源セルにも同様に適用することができる。

図６には、この発明に係る半導体集積回路装置の一実施例のレイアウト図が示されている。この実施例の半導体集積回路装置（ＬＳＩチップ）は、チップ周辺に入出力回路が配置され、チップ中央部に内部回路が設けられる。特に制限されないが、内部回路は、内部回路１と内部回路２のような２つの回路に分けられる。入出力回路は、チップ周辺部には、複数の外部端子に対応した複数の入出力回路セルが配置される。電源インピーダンスの低減と安定化等のために複数の入出力回路セルに対して複数の電源セルが配置される。図６において、電源セルは、入出力回路と区別するために斜線を付して示している。この電源セルは、入出力回路用の動作電圧ＶＣＣＱ，ＶＳＳＱと、内部回路用の動作電圧ＶＤＤ，ＶＳＳとがある。

図６での入出力回路セルは、図１のように入出力回路ＩＯとＮチャネルＭＯＳＦＥＴが設けられる。それ故、入出力回路セルは、ＩＯ＋ＮＭＯＳのように表している。電源セルは、時定数回路ＧＣにより構成される。これにより、電源セルと入出力回路セルのサイズがほぼ同じとなり、それに対応して設けられる入出力端子ＤＱと電源端子ＶＣＣＱ，ＶＳＳＱ及び内部回路用の電源端子ＶＤＤ，ＶＳＳのピッチをほぼ一定の狭いピッチｄ２にすることができ、図９の構成のような無駄な空間が生じないから半導体集積回路装置（（ＬＳＩチップ）回路）を構成するチップサイズを小さくすることができる。逆にいうなら、外部端子数を増加させることができる。

内部回路１と内部回路２については、内部回路１と２を取り囲むように配置された電源供給線ＶＤＤ，ＶＳＳに対して、時定数回路ＧＣから出力される駆動信号（ＧＴＤＶ，ＷＬＤＶ）で動作するＭＯＳＦＥＴが設けられる。図６では、このＭＯＳＦＥＴをＮＭＯＳのように黒塗りで示している。特に制限されないが、このＮＭＯＳに対応して、バッファアンプＢＡとしてのインバータ回路が設けられる。このバッファアンプは、出力線ＧＴＤＶ，ＷＬＤＶからの駆動信号を増幅してＭＮＯＳのスイッチング動作を速くするようにする。特に制限されないが、内部回路に対応したＮＭＯＳは、ＩＯセルに設けられるＮＭＯＳと異なり、内部回路を構成するＭＯＳＦＥＴと同等のゲート耐圧を持つＭＯＳＦＥＴが用いられる。

図７には、この発明に係る半導体集積回路装置の他の実施例のレイアウト図が示されている。この実施例の半導体集積回路装置（ＬＳＩチップ）は、チップ周辺の角部でのボンディングパッドの配列ピッチが粗くなることに着目し、そこにサージ電圧を放電させるＮチャネルＭＯＳＦＥＴを設けるようにする。つまり、図７に点線で示したようなＭＮＯＳセルを用意しておいて、チップの角部でのボンディングパッドＰＡＤの間隔がｄ３のように粗くなる部分に適宜にＭＮＯＳセルを配置させるというものである。ボンディングパッドＰＡＤのピッチを粗くするのは、チップ角部において斜めに配置される隣同士のワイヤの間隔を維持するために必要となるからである。前述のようにＮＭＯＳセルを用意した場合には、ＩＯセルに設けられるＮチャネルＭＯＳＦＥＴのサイズをその分小さくするように利用することもできる。

図８には、この発明に係る半導体集積回路装置の他の一実施例のレイアウト図が示されている。この実施例の半導体集積回路装置（ＬＳＩチップ）は、チップ周辺の角部がＩＯセルや電源セルが設けられないデッドスペースであることに着目し、そこにサージ電圧を放電させるＮチャネルＭＯＳＦＥＴを設けるようにする。つまり、図８に点線で示したようなＮＭＯＳセルを用意しておいて、チップの角部にかかるＮＭＯＳセルを配置させるというものである。前述のようにＮＭＯＳセルを用意した場合には、ＩＯセルに設けられるＮチャネルＭＯＳＦＥＴのサイズをその分小さくするように利用することもできる。また、図７のＮＭＯＳセルも組み合わせるようにしてもよい。

以上本発明者によってなされた発明を、実施形態に基づき具体的に説明したが、本発明は、前述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、ＭＯＳＦＥＴＱ３のウェルをソースと接続し、時定数回路ＧＣのインバータ回路ＩＮＶ２を省略してもよい。回路の接地電位端子ＶＳＳＱとＶＳＳと２種類がある場合、サージ保護回路としてＶＳＳＱからＶＳＳに向かうサージ電流を流すダイオード、逆にＶＳＳからＶＳＳＱに向かうサージ電流を流すダイオードが設けられる。これらのダイオードは、半導体チップ上に適宜に設けられればよい。また、ボンディング規則によりパッドピッチが図７のｄ３のように広くなる部分に、ＭＯＳＦＥＴＱ３等の駆動信号を増幅するバッファアンプを設ける構成としてもよい。さらに、３以上の電源電圧を外部端子から供給するものに同様に適用することができる。この発明は、半導体集積回路装置のＥＳＤ保護回路として広く利用することができる。
上記記載は実施例についてなされたが、本発明はそれに限らず、本発明の精神と添付の請求の範囲の範囲内で種々の変更および修正をすることができることは当業者に明らかである。

この発明に係る半導体集積回路装置の一実施例を示す入出力回路部の回路図である。 図１の電源セルの一実施例を示す回路図である。 図１の電源セルの一実施例を示す具体的回路図である。 図１のＩＯセルに設けられたＭＯＳＦＥＴの動作説明図である。 図１のＩＯセルに設けられたＭＯＳＦＥＴの動作説明図である。 この発明に用いられる電源セルの他の一実施例を示す回路図である。 この発明に係る半導体集積回路装置の一実施例を示すレイアウト図である。 この発明に係る半導体集積回路装置の他の一実施例を示すレイアウト図である。 この発明に係る半導体集積回路装置の他の一実施例を示すレイアウト図である。 本願発明に先立って検討された半導体集積回路装置の概略レイアウト図である。

Claims (12)

1. 第１電源電圧を供給する第１電源パッドと、
   第２電源電圧を供給する第２電源パッドと、
   信号の入力又は出力を行う信号パッドと、
   前記第１電源パッドに対応して設けられた第１電源セルと、
   前記第２電源パッドに対応して設けられた第２電源セルと、
   前記第１信号パッドに対応して設けられた入出力セルと、
   前記第１電源パッドから供給された第１電源電圧を供給する第１電源線と、
   前記第２電源パッドから供給された第２電源電圧を供給する第２電源線とを有し、
   前記入出力セルは、信号の入力又は出力を行う回路、静電保護回路及び前記第１電源線と第２電源線との間に設けられた第１ＭＯＳＦＥＴを有し、
   前記第１電源セルは、前記第１電源パッドでの正の静電気に応答して前記入出力セルに設けられた前記第１ＭＯＳＦＥＴを一時的にオン状態にさせる時定数回路と、前記第１電源パッドに向かう電流を流す一方向性素子とを有し、
   前記第２電源セルは、前記第２電源パッドでの正の静電気に応答して前記入出力セルに設けられた前記第１ＭＯＳＦＥＴを一時的にオン状態にさせる時定数回路と、前記第２電源パッドに向かう電流を流す一方向性素子とを有する
   半導体集積回路装置。
2. 請求項１に記載の半導体集積回路装置はさらに、
   第３電源電圧を供給する第３電源パッドと、
   第４電源電圧を供給する第４電源パッドと、
   前記第３電源パッドに対応して設けられた第３電源セルと、
   前記第４電源パッドに対応して設けられた第４電源セルと、
   前記第３電源パッドから供給された第３電源電圧を供給する第３電源線と、
   前記第４電源パッドから供給された第４電源電圧を供給する第４電源線と、
   前記第３電源線と第４電源線との間に設けられた複数個の第２ＭＯＳＦＥＴと、
   前記第３電源線と第４電源線を通して伝えられた前記第３電源電圧と前記第４電圧を動作電圧とし、前記入出力セルとの間で信号の授受を行う内部回路とを有し、
   前記第３及び第４電源セルは、前記第１及び第２電源セルと同じ構成とされ、前記時定数回路により前記複数個の第２ＭＯＳＦＥＴを制御する
   半導体集積回路装置。
3. 請求項２に記載の半導体集積回路装置において、
   前記第１乃至第４電源セルと前記入出力セルは、複数個がワイヤボンディングに対応した規則的なピッチで複数個が配置される半導体集積回路装置。
4. 請求項３に記載の半導体集積回路装置において、
   前記第１電源電圧と第２電源電圧に対応した動作電圧は、前記第３電源電圧と第４電源電圧に対応した動作電圧よりも大きい半導体集積回路装置。
5. 請求項４に記載の半導体集積回路装置において、
   前記第１及び第２電源セルは、前記第１電源線と第２電源線との間に前記時定数回路に用いられるＭＯＳＦＥＴと同等の素子サイズの第３ＭＯＳＦＥＴを有する半導体集積回路装置。
6. 請求項４に記載の半導体集積回路装置において、
   前記第３及び第４電源セルは、前記第３電源線と第４電源線との間に前記時定数回路に用いられるＭＯＳＦＥＴと同等の素子サイズの第４ＭＯＳＦＥＴを有する半導体集積回路装置。
7. 請求項５に記載の半導体集積回路装置において、
   前記複数の第２ＭＯＳＦＥＴのそれぞれには、前記時定数回路からの制御信号を増幅するバッファ回路が設けられる半導体集積回路装置。
8. 請求項６に記載の半導体集積回路装置において、
   前記複数の第２ＭＯＳＦＥＴのそれぞれには、前記時定数回路からの制御信号を増幅するバッファ回路が設けられる半導体集積回路装置。
9. 請求項７に記載の半導体集積回路装置はさらに、
   前記第１電源線と第２電源線との間に設けられ、前記時定数回路により制御される第５ＭＯＳＦＥＴを含む第１保護セルを更に有し、前記ワイヤボンディングに対応した規則的なピッチを維持しつつ、前記電源セル又は入出力セル間に前記第１保護セルが配置された半導体集積回路装置。
10. 請求項８に記載の半導体集積回路装置はさらに、
    前記第１電源線と第２電源線との間に設けられ、前記時定数回路により制御される第５ＭＯＳＦＥＴを含む第１保護セルを更に有し、前記ワイヤボンディングに対応した規則的なピッチを維持しつつ、前記電源セル又は入出力セル間に前記第１保護セルが配置された半導体集積回路装置。
11. 請求項７に記載の半導体集積回路装置はさらに、
    前記第１電源線と第２電源線との間に設けられ、前記時定数回路により制御される第６ＭＯＳＦＥＴを含む第２保護セルを更に有し、前記チップ角部に前記２保護セルが配置された半導体集積回路装置。
12. 請求項８に記載の半導体集積回路装置はさらに、
    前記第１電源線と第２電源線との間に設けられ、前記時定数回路により制御される第６ＭＯＳＦＥＴを含む第２保護セルを更に有し、前記チップ角部に前記２保護セルが配置された半導体集積回路装置。
    

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