JP2006128422A

JP2006128422A - 半導体集積回路

Info

Publication number: JP2006128422A
Application number: JP2004315074A
Authority: JP
Inventors: Takenori Ito; 武典伊藤
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-10-29
Filing date: 2004-10-29
Publication date: 2006-05-18

Abstract

【課題】降圧回路の配置や、電源間保護回路に対する均等配置の点において半導体チップの空きスペースを有効活用する。
【解決手段】半導体チップに、複数の外部信号端子と、複数の外部電源端子と、複数のグランド端子と、前記外部電源端子から供給される外部電源電圧を降圧する複数の降圧回路（７）と、前記外部信号端子に接続され前記外部電源電圧を動作電源として用いる複数のバッファ回路（５）と、電源配線とグランド配線の間の高電圧変動に対する保護回路（６）とを有する。降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置し、降圧回路の一部であるクランプＭＯＳトランジスタを分離してバッファ回路のセル領域に分散させることを行わない。半導体チップ四隅のコーナー部を活用して保護回路を配置することにより、ＥＳＤ等の高圧サージに対する保護の信頼性向上に資することができる。
【選択図】図１

Description

本発明は、半導体集積回路における半導体チップの空きスペースを有効活用する技術に関し、例えば外部電源電圧を降圧する降圧回路及び電源配線とグランド配線の間の高電圧変動に対する保護回路を有する半導体集積回路に適用して有効な技術に関する。

特許文献１には半導体チップの外周部分に割り当てられたバッファ回路の配置領域に内部電源を生成するシリーズレギュレータを配置した構成が示される。

特許文献２には半導体チップの中央部分に割り当てられたバッファ回路の配置領域に内部電源を生成する電圧リミッタを配置する構成が示される。

特許文献３には分割した電源供給線間に保護素子を設け、保護素子をチップコーナー部に配置する構成が示される。

特開２００２−８３８７２号公報（図４）特開２００３−２４３５３８号公報（図１）特開平１１−２８７９３９号公報（図１）

本発明者は、レギュレータの配置や電源間保護素子の配置について検討した。第１には、レギュレータの配置についてである。外部電源電圧に接続されるクランプＭＯＳトランジスタと、クランプＭＯＳトランジスタのコンダクタンスを制御する降圧制御部とをレギュレータが有するとき、このレギュレータのクランプＭＯＳトランジスタと降圧制御部とを分散させるのか、一つのセル領域に配置するのかという選択である。前者の場合にクランプＭＯＳトランジスタは幾つかのバッファ領域の空き領域に分散させればよい。そうすると、レギュレータのセル領域に大きな空き領域を生じてしまう。また、出力バッファの構成として出力の駆動能力可変の構成を採用すると、可変制御のための論理構成によって出力バッファの回路規模が大きくなり、クランプＭＯＳトランジスタを配置する空き領域を生じない場合もあることが明らかになった。第２には電源間保護回路の配置についてである。電源間保護回路は半導体チップを周回する主幹線としての電源配線とグランド配線に接続されるが、静電気放電（Electrostatic Discharge：ＥＳＤ）等の高圧サージに対する保護という観点からすると、電源保護回路は主幹線に対して均等に、しかも多く配置するのが望ましい。このとき、外部端子やバッファ回路の配置による制約で必ずしも均等に配置できるとは限らない。このとき、半導体チップ四隅のコーナー部を活用することについて着眼した。

本発明の目的は、降圧回路の配置や、電源間保護回路に対する均等配置の点において半導体チップの空きスペースを有効活用することにある。

本発明の別の目的は、降圧回路の配置の点においてチップ面積の拡大を抑制し、電源間保護回路に対する均等配置の点においてＥＳＤ等による高電圧変動に対する保護の信頼性を向上させることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕本発明に係る半導体集積回路は、半導体チップに、複数の外部信号端子と、複数の外部電源端子と、複数のグランド端子と、前記外部電源端子から供給される外部電源電圧を降圧する複数の降圧回路と、前記外部信号端子に接続され前記外部電源電圧を動作電源として用いる複数のバッファ回路と、電源配線とグランド配線の間の高電圧変動に対する保護回路とを有する。前記各々のバッファ回路は半導体チップ上に分散された所定の矩形セル領域に形成され、前記各々の降圧回路は半導体チップ上に分散された所定の矩形セル領域に形成され、外部電源電圧に接続されるクランプＭＯＳトランジスタと、クランプＭＯＳトランジスタのコンダクタンスを制御する降圧制御部とを有する。前記降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置される。前記保護回路は半導体チップ上に分散された所定の矩形セル領域に形成され、半導体チップのコーナー部は前記保護回路の矩形セル領域を含む。

前記降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置し、降圧回路の一部であるクランプＭＯＳトランジスタを分離してバッファ回路のセル領域に分散させることを行わない。このような分散によって降圧回路の矩形セル領域に大きな空き領域が生じたり、バッファ回路の矩形セル領域に余裕がないとき当該セル領域を大きくするといったイレギュラーを生じ難い。また、ＥＳＤ等の高圧サージに対する保護という観点からすると、電源保護回路は主幹線に対して均等に、しかも多く配置するのが望ましく、このとき、外部端子やバッファ回路の配置による制約により必ずしも均等に配置できるとは限らないから、半導体チップ四隅のコーナー部を活用して保護回路を配置することにより、ＥＳＤ等の高圧サージに対する保護の信頼性向上に資することができる。

本発明の具体的な形態として、前記コーナー部における前記保護回路の矩形セル領域は、前記半導体チップを周回する電源配線とグランド配線に対して、コーナー部を挟む隣接保護回路との間でより均等な間隔を採る位置に配置される。どの部分から高圧サージが印加されても同じように高電圧を逃がすことができるという保護の均質性を得ることができる。

本発明の更に別の具体的な形態として、バッファ回路は出力の駆動能力を可変とする論理回路を有する。バッファ回路のセル領域には降圧回路のクランプＭＯＳトランジスタの配置を要しないから、そのような論理回路の追加によってもバッファ回路のセル領域の拡大を伴わずに対処するのが容易になる。

〔２〕本発明の別の観点による半導体集積回路は、半導体チップに、複数の外部信号端子と、複数の外部電源端子と、複数のグランド端子と、前記外部電源端子から供給される外部電源電圧を降圧する複数の降圧回路と、前記外部信号端子に接続され前記外部電源電圧を動作電源として用いる複数のバッファ回路と、電源配線とグランド配線の間の高電圧変動に対する保護回路とを有する。前記保護回路は半導体チップ上に分散された所定の矩形セル領域に形成され、半導体チップのコーナー部は前記保護回路の矩形セル領域を含み、前記コーナー部における前記保護回路の矩形セル領域は、前記半導体チップを周回する電源配線とグランド配線に対して、コーナー部を挟む隣接保護回路との間でより均等な間隔を採る位置に配置される。上記同様に、ＥＳＤ等の高圧サージに対する保護の信頼性を向上させることができる。

本発明の更に具体的な形態として、前記各々の降圧回路は半導体チップ上に分散された所定の矩形セル領域に形成され、外部電源電圧に接続されるクランプＭＯＳトランジスタと、クランプＭＯＳトランジスタのコンダクタンスを制御する降圧制御部とを有し、前記降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、降圧回路の配置や、電源間保護回路に対する均等配置の点において半導体チップの空きスペースを有効活用することができる。

降圧回路の配置の点においてチップ面積の拡大を抑制でき、電源間保護回路に対する均等配置の点においてＥＳＤ等による高電圧変動に対する保護の信頼性を向上させることができる。

図１にはマイクロコンピュータが例示される。マイクロコンピュータ（ＭＣＵ）１は例えばＣＭＯＳ集積回路製造技術によって単結晶シリコンなどの1個の半導体基板（半導体チップ）に形成される。半導体チップの最外周縁に沿って複数の外部信号端子２、外部電源端子３及び外部グランド端子４が配置される。外部電源端子３には外部電源電圧ＶＣＣが供給され、外部グランド端子４には回路接地電圧ＶＳＳが供給される。その内側には、外部電源電圧を動作電源に用いる入出力バッファ回路５、電源配線とグランド配線の間の高電圧変動に対する保護回路６、及び外部電源電圧を降圧する降圧回路７が配置される。更にそれらの内側には、降圧回路で生成された内部電源電圧を動作電源に用いる回路として、中央処理装置（ＣＰＵ）１０、ＣＰＵ１０のワーク領域などに用いられる揮発性メモリとしてのランダムアクセスメモリ（ＲＡＭ）１１、前記ＣＰＵ１０のプログラム領域とされるマスクＲＯＭ１２、書き換え可能なフラッシュメモリ（ＦＬＡＳＨ）１３、前記ＣＰＵ１０及びＲＡＭ１１等が共有する内部バス（図示せず）に接続されるバスコントローラ（ＢＳＣ）１４、バスコントローラ１４に接続されたバスインタフェース回路（ＢＩＦ）１５及びシリアルインタフェースコントローラ（ＳＣＩ）１６などの周辺回路、そして基準電圧発生回路（ＶＦＧ）１７などを有する。前記バスインタフェース回路（ＢＩＦ）１５及びシリアルインタフェースコントローラ（ＳＣＩ）１６などの周辺回路は前記入出力バッファ５に接続され、外部との間でのデータや信号の入出力が可能にされる。前記ＣＰＵ１０は命令フェッチを制御すると共にフェッチした命令を解読して命令の実行を制御する命令制御部と、命令制御部による制御を受けてアドレスやデータ演算を行って命令を実行する実行部とを有する。前記フラッシュメモリ１３はＣＰＵ１０が実行するプログラムの格納領域（プログラム領域）及びＣＰＵ１０がプログラムを実行するとき利用するデータの格納領域（データ領域）を有する。

前記各々の入出力バッファ回路５は半導体チップ上に分散された所定の矩形セル領域に形成されている。図1に示される入出力バッファ回路５の一つの矩形がその矩形セル領域を意味する。前記各々の降圧回路７は半導体チップ上に分散された所定の矩形セル領域に形成される。同様に図1に示される降圧回路７の一つの矩形がその矩形セル領域を意味する。図１より明らかなように前記降圧回路７は前記入出力バッファ回路５の矩形セル領域とは異なる矩形セル領域に配置される。前記保護回路６は半導体チップ上に分散された所定の矩形セル領域に形成されている。図1に示される保護回路６の一つの矩形がその矩形セル領域を意味する。半導体チップのコーナー部は前記保護回路６の矩形セル領域を含んでいる。

図２には降圧回路７の詳細な一例が示される。降圧回路７は、外部電源電圧ＶＣＣに接続されるｐチャンネル型のクランプＭＯＳトランジスタ７Ａと、クランプＭＯＳトランジスタ７Ａのコンダクタンスを制御する降圧制御部７Ｂとを有する。クランプＭＯＳトランジスタ７Ａのドレイン電圧は降圧制御部７Ｂの非反転入力端子（＋）に帰還され、降圧制御部７Ｂの反転入力端子（−）には基準電圧発生回路から出力される基準電圧Ｖｒｅｆは供給される。降圧制御部７ＢはクランプＭＯＳトランジスタ７Ａのオープンドレイン出力が基準電圧Ｖｒｅｆに等しくなるようにクランプＭＯＳトランジスタ７Ａのコンダクタンスを制御する。例えば電源電圧ＶＣＣが５Ｖのとき、基準電圧Ｖｒｅｆは１．５Ｖとされる。降圧制御部７Ｂはパワーダウンモジュールストップ信号ｐｄｍｓがイネーブルにされることによりクランプＭＯＳトランジスタ７Ａをカットオフする。

図３には降圧回路７のクランプＭＯＳトランジスタ７Ａを入出力バッファ回路５の矩形領域に配置した比較例の説明図である。図２に対して降圧回路７の矩形領域には空き領域７Ｃが生ずる。出力バッファ回路５の矩形領域は図２よりも大きくなければならない。例えば図２の場合入出力バッファ回路５の矩形領域幅のサイズＨが大凡２７４μｍのとき、図３の場合入出力バッファ回路５の矩形領域幅のサイズＨは大凡２８７μｍになる。

図４には図３で説明した降圧回路の配置を採用したときマイクロコンピュータ全体のレイアウトが例示される。図１と比較すれば明らかなように、降圧制御部７Ｂの部分の空き領域が点在して無駄を生じ、また、入出力バッファ回路５の部分ではクランプＭＯＳトランジスタ７Ａの分だけ矩形領域が飛び出すことになって、他の回路部分若しくは配線領域のレイアウトに制約を与えかねない。

以上より明らかのように図２に示される降圧回路７は、前記バッファ回路５の矩形セル領域とは異なる矩形セル領域に配置され、図３のように降圧回路７の一部であるクランプＭＯＳトランジスタ７Ａを分離してバッファ回路５のセル領域に分散させることが行われていない。従って、図３のような分散によって降圧回路７の矩形セル領域に大きな空き領域７Ｃが生じたり、クランプＭＯＳトランジスタ７Ａの配置を担うにはバッファ回路５の矩形セル領域に余裕がなく当該セル領域を大きくせざるを得ない、といったイレギュラーを生じ難い。

図５には保護回路６の一例が示される。同図に示される保護回路６は第１配線としての電源配線２３と第２配線としてのグランド配線２４の間に配置されてＥＳＤなどによる高電圧の印加に応答してそれを一方から他方へ逃がすように機能する。ここでは、電源配線２３は外部電源端子３に結合される電源主幹線、グランド配線２４は外部グランド端子４に結合されるグランド主幹線とされる。前記電源主幹線２３及びグランド主幹線２４は図２に例示されるように並列された入出力バッファ回路５及び降圧回路７に沿って敷設され、半導体チップの周縁部分に周回されている。外部電源端子３には電源電圧ＶＣＣが供給され、外部グランド端子４には回路のグランド電圧ＶＳＳが供給される。

前記保護回路６は、電源配線２３とグランド配線２４の間に直列接続された第１抵抗２５及び容量２６と、前記第１抵抗２５と容量２６との間に入力が接続されたＣＭＯＳインバータ２７と、前記ＣＭＯＳインバータ２７の出力をゲート電極に受けドレイン電極とソース電極が前記電源配線２３とグランド配線２４に接続されたｎチャンネル型のクランプＭＯＳトランジスタ２８とを有する。ＣＭＯＳインバータ２７はｐチャンネル型ＭＯＳトランジスタ３０とｎチャンネル型ＭＯＳトランジスタ３１から成る。また、電源配線２３とグランド配線２４の間にダイオード３２が接続される。

前記第１抵抗２５及び容量２６による時定数は２００ナノ秒〜４００ナノ秒程度とされる。これはＥＳＤによるサージのインパルスを考慮したものである。すなわち、半導体集積回路の静電破壊耐圧評価方法として、ＨＢＭ（Human Body Model）、ＭＭ(Machine Model)方式、及びＣＤＭ(Charged Device Model)方式が知られている。HＢＭ方式は、人間にたまった静電気が半導体集積回路に放出される場合の波形をシミュレーションする方式であり、ＭＭ方式は、機械にたまった静電気が半導体集積回路に放出される場合の波形をシミュレーションする方式であり、ＣＤＭ方式は、半導体集積回路のパッケージにたまった静電気が放出される状態をシミュレーションする方式である。其れによる放電モデルを考慮し、ＥＳＤによる高電圧印加に際してＣＭＯＳインバータ２７の電源電位（ＭＯＳトランジスタ３０のソース電位）と入力電位に電位差が生ずるように上記時定数を決定する。例えば記第１抵抗２５は１００キロΩ、容量２６は１０ピコＦとされる。

前記保護回路６の動作を説明する。電源配線２３及びグランド配線２４に高電圧が印加されていない通常の状態では前記インバータ２７の出力をゲートに受ける前記クランプＭＯＳトランジスタ２８はオフ状態にされる。ＥＳＤによる高電圧がグランド配線２４に印加されると、正ダイオード３２がオンして高電圧が電源配線２３に逃がされる。ＥＳＤによる高電圧が電源配線２３に印加されると、それに追従して前記インバータ２７の動作電源ノードＮ２のレベルは高電圧の印加に追従して直接的に変化される。このとき、前記第１抵抗２５及び容量２６との接続点（ノードＮ３）のレベル変化はその時定数に従って遅延する。この遅延によって前記インバータ２７を構成するｐチャンネル型ＭＯＳトランジスタ３０のゲート・ソース間に一時的に電位差を生じ、ＭＯＳトランジスタ３０がオン動作する。これに応答してノードＮ１のレベルは一時的にローレベルからハイレベルに変化し、このノードＮ１のゲート電位の変化に伴ってＭＯＳトランジスタ２８がオン状態にされ、電源配線２３の高電圧がグランド配線２４に逃がされることになる。その後は通常状態と同じように前記ＭＯＳトランジスタ２８はオフ状態にされる。

図５には前記入出力バッファ回路５の概略的な回路構成が示される。前記入出力バッファ回路５には図１及び図２では図示を省略した入力保護回路３３が設けられている。すなわち、図１の例では入出力バッファ回路５の入出力端子から外部入出力端子２の間の信号経路に拡散抵抗３５が配置され、ＥＳＤにより外部入出力端子２に印加された正極性高電圧をダイオード３６を介して電源配線２３に逃がし、外部入出力端子２に印加された負極性高電圧をダイオード３７を介してグランド配線２４に逃がすようになっている。入出力バッファ回路５は出力インバータ３８と入力回路３９を有している。

上記保護回路６の動作説明から明らかなように、ＥＳＤ等の高圧サージに対する保護という観点からすると、保護回路６は電源主幹線２３及びグランド主幹線２４に対して均等に、しかも多く配置するのが望ましいが、外部入出力端子２や外部入出力バッファ回路５の配置による制約により必ずしも均等に配置できるとは限らない。このとき、図１のように、半導体チップ四隅のコーナー部を活用して保護回路６を配置することにより、ＥＳＤ等の高圧サージに対する保護の信頼性を向上させることができる。更に詳述すれば、前記コーナー部における前記保護回路６の矩形セル領域は、前記半導体チップを周回する電源主幹線２３とグランド主幹線２４に対して、コーナー部を挟む隣接保護回路６との間でより均等な間隔を採る位置に配置される。図６には上記均等配置の意味をわかり易く示している。図６においてＲＡはチップコーナー部の空き領域ＲＡであり、その一方には矩形セル領域ＣＡ１〜ＣＡ１３…のアレイが配置され、他方には矩形セル領域ＣB１〜ＣB９…のアレイが配置される。矩形セル領域には前記入出力バッファ回路５、降圧回路７及び保護回路６が形成される。図６の例では空き領域ＲＡの一方には9個目の矩形セル領域ＣＡ９に保護回路６が形成され、空き領域ＲＡの他方には５個目の矩形セル領域ＣＢ５に保護回路６が形成されている。電源主幹線２３とグランド主幹線２４はチップの外周寄りに敷設されている。このとき、矩形セル領域ＣＢ５における保護回路6の給電ポイントからコーナー部ＲＡにおける保護回路６の給電ポイントまでの距離と、矩形セル領域ＣA９における保護回路6の給電ポイントからコーナー部ＲＡにおける保護回路６の給電ポイントまでの距離とがほぼ等しくなるようにすることが、前記均等な間隔を採るように配置することの意味である。従ってチップコーナー部ＲＡにおける保護回路６はＣＡ１〜ＣＡ１３…の配列に沿って配置されている。保護回路の配置が図７の場合にはチップコーナー部ＲＡにおける保護回路６はＣＢ１〜ＣＢ９…の配列に沿って配置される。

図８には入出力バッファ回路５の一例が示される。出力回路５Ａは駆動能力可変の回路とされる。出力部５Ａは、一対のプッシュプル回路として、出力端子が出力パッドに共通接続された一対のＣＭＯＳインバータ３８Ａ，３８Ｂを有する。Ｌｏｕｔは出力データ線であり、バスを介して供給されるデータの１ビットである。ＤＲＶは駆動能力選択信号である。ＤＲＶは論理値１（ハイレベル）で大きな駆動能力の選択を指示し、論理値０（ローレベル）で小さな駆動能力の選択を指示する。駆動能力選択信号ＤＲＶが論理値０のときノアゲート４０の出力は論理値０固定、ナンドゲート４６の出力は論理値１固定になってＣＭＯＳインバータ３８Ｂを高出力インピーダンス状態にする。駆動能力選択信号ＤＲＶが論理値１のときは一対のＣＭＯＳインバータ３８Ａ，３８Ｂは出力デー線Ｌｏｕｔの論理値に応答して並列に出力動作する。入力回路３９は入力イネーブル信号ＩＥ１に対応する入力データ線Ｌ１ｉｎ、入力イネーブル信号ＩＥ２に対応する入力データ線Ｌ２ｉｎを有する。ＬＳＦＴはレベルシフト回路であり、電圧振幅５ＶのＶＣＣ系信号と電圧振幅時１．５ＶのＶＤＤ系信号との間でレベルシフトを行う。

上記駆動能力可変の外部出力バッファ５Ａを採用することにより、マイクロコンピュータ１の実装ボード上の負荷が比較的小さい場合には外部出力バッファ５Ａ小さな駆動能力を設定して低消費電力を優先させることができる。テスタなどに接続されるテストモードでは実動作モードに比べて負荷が大きくなることが予想されるから、外部出力バッファ５Ａには大きな駆動能力を設定して正常動作を保証することができる。

図９には外部出力バッファ５Ａの別の例が示される。図８との相違点は、オープンドレイン出力とＣＭＯＳ出力が選択可能になっている。制御信号ＯＤがローレベルのときＣＭＯＳインバータ３８Ａ，３８ＢのNチャンネル型ＭＯＳトランジスタによるオープンドレイン出力が選択される。制御信号ＯＥがハイレベルのときはＣＭＯＳインバータ３８Ａ，３８ＢによるＣＭＯＳ出力が選択される。そのほかの構成は図８と同一であるからその詳細な説明は省略する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、マイクロコンピュータが保有する回路モジュールは上記の例に限定されず適宜変更可能である。出力バッファはＣＭＯＳに限定されず、ｎチャンネル型ＭＯＳトランジスタを用いたバッファ回路であってもよい。降圧回路の回路形式も上記オープンドレイン・帰還型回路に限定されず適宜変更可能である。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが本発明はそれに限定されず、例えばディジタル信号処理用のアクセラレータ、画像圧縮・伸張用のアクセラレータ、その他システムのオンチップＬＳＩなどに広く適用することができる。

外部入出力バッファ回路、降圧回路及び保護回路の平面的な配置に主眼を置いて例示したマイクロコンピュータの平面図である。降圧回路クランプＭＯＳトランジスタとクランプ制御回路と一緒に配置したレイアウトを例示する説明図である。降圧回路のクランプＭＯＳトランジスタを入出力バッファ回路の矩形領域に配置した比較例に係るレイアウトを例示する説明図である。図３で説明した降圧回路の配置を採用したときマイクロコンピュータ全体のレイアウトを比較例として示す平面図である。保護回路の一例を示す回路図である。チップコーナー部に保護回路を配置するとき考慮すべき均等性についての具体例を示す説明図である。チップコーナー部に保護回路を配置するとき考慮すべき均等性について別の具体例を示す説明図である。出力駆動能力可変の入出力バッファ回路を例示する回路図である。出力駆動能力可変の入出力バッファ回路の別の例を示す回路図である。

符号の説明

１マイクロコンピュータ
２外部信号端子
３外部電源端子
４外部グランド端子
５外部入出力バッファ回路
６保護回路
７降圧回路
７ＡクランプＭＯＳトランジスタ
７Ｂ降圧制御部
７Ｃ空き領域
１０中央処理装置
２３電源配線
２４グランド配線
ＣＡ１〜ＣＡ１３、ＣＢ１〜ＣＢ９矩形セル領域
ＲＡチップコーナー部の空き領域

Claims

半導体チップに、複数の外部信号端子と、複数の外部電源端子と、複数のグランド端子と、前記外部電源端子から供給される外部電源電圧を降圧する複数の降圧回路と、前記外部信号端子に接続され前記外部電源電圧を動作電源として用いる複数のバッファ回路と、電源配線とグランド配線の間の高電圧変動に対する保護回路とを有し、
前記各々のバッファ回路は半導体チップ上に分散された所定の矩形セル領域に形成され、
前記各々の降圧回路は半導体チップ上に分散された所定の矩形セル領域に形成され、外部電源電圧に接続されるクランプＭＯＳトランジスタと、クランプＭＯＳトランジスタのコンダクタンスを制御する降圧制御部とを有し、前記降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置され、
前記保護回路は半導体チップ上に分散された所定の矩形セル領域に形成され、
半導体チップのコーナー部は前記保護回路の矩形セル領域を含む半導体集積回路。
前記コーナー部における前記保護回路の矩形セル領域は、前記半導体チップを周回する電源配線とグランド配線に対して、コーナー部を挟む隣接保護回路との間でより均等な間隔を採る位置に配置される請求項１記載の半導体集積回路。
バッファ回路は出力の駆動能力を可変とする論理回路を有する請求項２記載の半導体集積回路。
半導体チップに、複数の外部信号端子と、複数の外部電源端子と、複数のグランド端子と、前記外部電源端子から供給される外部電源電圧を降圧する複数の降圧回路と、前記外部信号端子に接続され前記外部電源電圧を動作電源として用いる複数のバッファ回路と、電源配線とグランド配線の間の高電圧変動に対する保護回路とを有し、
前記保護回路は半導体チップ上に分散された所定の矩形セル領域に形成され、
半導体チップのコーナー部は前記保護回路の矩形セル領域を含み、
前記コーナー部における前記保護回路の矩形セル領域は、前記半導体チップを周回する電源配線とグランド配線に対して、コーナー部を挟む隣接保護回路との間でより均等な間隔を採る位置に配置される半導体集積回路。
前記各々の降圧回路は半導体チップ上に分散された所定の矩形セル領域に形成され、外部電源電圧に接続されるクランプＭＯＳトランジスタと、クランプＭＯＳトランジスタのコンダクタンスを制御する降圧制御部とを有し、前記降圧回路は前記バッファ回路の矩形セル領域とは異なる矩形セル領域に配置される請求項４記載の半導体集積回路。