JPH1168037A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH1168037A JPH1168037A JP9214334A JP21433497A JPH1168037A JP H1168037 A JPH1168037 A JP H1168037A JP 9214334 A JP9214334 A JP 9214334A JP 21433497 A JP21433497 A JP 21433497A JP H1168037 A JPH1168037 A JP H1168037A
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- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
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- 230000001681 protective effect Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 8
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】全体の面積を増大することなく電源系全体の静
電耐圧を向上させた半導体集積回路装置を提供する。 【解決手段】複数種の電源系を有する半導体集積回路装
置において、半導体集積回路チップ１のコーナ部４ｃに
Ｐ領域とＮ領域とから成るダイオード形成領域を設ける
とともに、その上にグランド線１４Ａ、１４Ｂ、１４Ｃ
と電源線１５Ａ、１５Ｂ、１５Ｃを走らせ、これらの線
とダイオード形成領域を第１層配線１２、１３を介して
結合し静電保護ダイオードを電源系に付加する。
電耐圧を向上させた半導体集積回路装置を提供する。 【解決手段】複数種の電源系を有する半導体集積回路装
置において、半導体集積回路チップ１のコーナ部４ｃに
Ｐ領域とＮ領域とから成るダイオード形成領域を設ける
とともに、その上にグランド線１４Ａ、１４Ｂ、１４Ｃ
と電源線１５Ａ、１５Ｂ、１５Ｃを走らせ、これらの線
とダイオード形成領域を第１層配線１２、１３を介して
結合し静電保護ダイオードを電源系に付加する。
Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ等の半導体集
積回路装置に関するものである。
積回路装置に関するものである。
【０００２】
【従来の技術】このような半導体集積回路装置では、電
源系が１種類だけでなく、複数種類設けられる場合が多
い。例えば、ディジタル回路とアナログ回路で別々の電
源を用いたり、Ｉ／Ｏと内部のロジック回路でも別々の
電源系を用いる。このように、複数種の電源系が存する
場合、それらの静電ストレスに対する耐圧には差があ
る。ＬＳＩ等では、何らかの素子を形成すると、寄生の
ダイオードや寄生のバイポーラトランジスタが形成さ
れ、それが静電破壊に対して良好に働くことが知られて
いる。
源系が１種類だけでなく、複数種類設けられる場合が多
い。例えば、ディジタル回路とアナログ回路で別々の電
源を用いたり、Ｉ／Ｏと内部のロジック回路でも別々の
電源系を用いる。このように、複数種の電源系が存する
場合、それらの静電ストレスに対する耐圧には差があ
る。ＬＳＩ等では、何らかの素子を形成すると、寄生の
ダイオードや寄生のバイポーラトランジスタが形成さ
れ、それが静電破壊に対して良好に働くことが知られて
いる。
【０００３】ところで、電源系では寄生のダイオードが
充分形成されているものと、そうでないものとに分けら
れる。例えば、図９に示すように電源系の保護回路１０
０に付加される寄生のダイオード部分は（イ）の電源系
が一番多く、（ハ）の電源系は殆ど寄生のダイオードが
存在しない。（ロ）はそれらの中間である。
充分形成されているものと、そうでないものとに分けら
れる。例えば、図９に示すように電源系の保護回路１０
０に付加される寄生のダイオード部分は（イ）の電源系
が一番多く、（ハ）の電源系は殆ど寄生のダイオードが
存在しない。（ロ）はそれらの中間である。
【０００４】
【発明が解決しようとする課題】上記図９の場合、静電
ストレスに対しては、（イ）は充分であるが、（ハ）の
電源系は不充分である。ＬＳＩでは、このように耐圧の
低いものがあると、それが破壊すると、チップ全体が使
用できなくなってしまう。そのため耐圧の低いものにつ
いて補強をすることが望まれるが、Ｉ／Ｏやロジック内
にダイオードを形成すると、チップ面積が増大してしま
うことになる。
ストレスに対しては、（イ）は充分であるが、（ハ）の
電源系は不充分である。ＬＳＩでは、このように耐圧の
低いものがあると、それが破壊すると、チップ全体が使
用できなくなってしまう。そのため耐圧の低いものにつ
いて補強をすることが望まれるが、Ｉ／Ｏやロジック内
にダイオードを形成すると、チップ面積が増大してしま
うことになる。
【０００５】本発明はこのような点に鑑みなされたもの
であって、全体の面積を増大することなく電源系全体の
静電耐圧を向上させた半導体集積回路装置を提供するこ
とを目的とする。
であって、全体の面積を増大することなく電源系全体の
静電耐圧を向上させた半導体集積回路装置を提供するこ
とを目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め本発明では、複数種の電源系を有する半導体集積回路
装置において、半導体集積回路チップのコーナ部にＰ領
域とＮ領域とから成るダイオード形成領域を設けるとと
もに、その上に電源線を走らせ、該電源線と前記ダイオ
ード形成領域を結合して静電保護ダイオードを電源系に
付加したことを特徴としている。
め本発明では、複数種の電源系を有する半導体集積回路
装置において、半導体集積回路チップのコーナ部にＰ領
域とＮ領域とから成るダイオード形成領域を設けるとと
もに、その上に電源線を走らせ、該電源線と前記ダイオ
ード形成領域を結合して静電保護ダイオードを電源系に
付加したことを特徴としている。
【０００７】このようにすると、半導体集積回路チップ
のコーナ部を有効に利用して静電保護用のダイオードを
付加することができるので、電源系の静電耐圧が充分な
ものとなる。
のコーナ部を有効に利用して静電保護用のダイオードを
付加することができるので、電源系の静電耐圧が充分な
ものとなる。
【０００８】この場合、ダイオード形成領域を所定方向
に複数形成し、静電ストレスに対する耐圧の低い電源系
の電源／グランド線のペアを前記複数のダイオード形成
領域との交差回数が多くなる位置に配置するとよい。こ
のようにすると、元々静電耐圧の弱い電源系に多くのダ
イオードを付加することができる。
に複数形成し、静電ストレスに対する耐圧の低い電源系
の電源／グランド線のペアを前記複数のダイオード形成
領域との交差回数が多くなる位置に配置するとよい。こ
のようにすると、元々静電耐圧の弱い電源系に多くのダ
イオードを付加することができる。
【０００９】更に、電源／グランド線のペアは前記半導
体集積回路チップのコーナ部の外端寄りをＬ字型に走ら
せ、一方前記ダイオード形成領域は前記ペアの配線と直
角の方向になるように第１の方向に形成された群と第２
の方向に形成された群で構成するとよい。このようにす
ると、静電耐圧の弱い電源系に、より多くのダイオード
を付加することができる。
体集積回路チップのコーナ部の外端寄りをＬ字型に走ら
せ、一方前記ダイオード形成領域は前記ペアの配線と直
角の方向になるように第１の方向に形成された群と第２
の方向に形成された群で構成するとよい。このようにす
ると、静電耐圧の弱い電源系に、より多くのダイオード
を付加することができる。
【００１０】
【発明の実施の形態】図１はＬＳＩチップ１の概略を示
している。２はコア部（ロジック回路部）であり、３Ａ
〜３ＤはＩ／Ｏ部である。４ａ〜４ｃはチップのコーナ
部であり、一般的には、空きスペースとなっているが、
本実施形態では後述するようにダイオード形成領域が設
けられている。そして、これらのコーナ部４ａ〜４ｃの
上には電源等の配線が走る。
している。２はコア部（ロジック回路部）であり、３Ａ
〜３ＤはＩ／Ｏ部である。４ａ〜４ｃはチップのコーナ
部であり、一般的には、空きスペースとなっているが、
本実施形態では後述するようにダイオード形成領域が設
けられている。そして、これらのコーナ部４ａ〜４ｃの
上には電源等の配線が走る。
【００１１】図５は前記コーナ部の断面を示している。
Ｐ-基板１０にＮ-層１１が設けられ、更にそのＮ-層内
にＮ+のコンタクト層１２が設けられる。１３はＰ+のコ
ンタクト層である。このＰ+層はグランド線１４に接続
され、Ｎ+コンタクト層１２は電源線１５に接続され
る。１６は図示の如く形成されたダイオードである。こ
こで、Ｎ-層及びＮ-層１１に隣接する基板部分はダイオ
ード形成領域を成している。
Ｐ-基板１０にＮ-層１１が設けられ、更にそのＮ-層内
にＮ+のコンタクト層１２が設けられる。１３はＰ+のコ
ンタクト層である。このＰ+層はグランド線１４に接続
され、Ｎ+コンタクト層１２は電源線１５に接続され
る。１６は図示の如く形成されたダイオードである。こ
こで、Ｎ-層及びＮ-層１１に隣接する基板部分はダイオ
ード形成領域を成している。
【００１２】次に、図６はＰ-基板１０内にＮウエル２
１を形成し、そのＮウエル２１内に複数のＮ+コンタク
ト層１２とＰ+コンタクト層１３を設けている。図７は
図５を平面的に見た場合を示しており、コンタクト層１
２、１３はそれぞれ矩形状になっている。これらのコン
タクト層１２、１３を介して第１層の配線１７、１８
（図８参照）が結合される。
１を形成し、そのＮウエル２１内に複数のＮ+コンタク
ト層１２とＰ+コンタクト層１３を設けている。図７は
図５を平面的に見た場合を示しており、コンタクト層１
２、１３はそれぞれ矩形状になっている。これらのコン
タクト層１２、１３を介して第１層の配線１７、１８
（図８参照）が結合される。
【００１３】尚、図８において、１９は分離層である。
また、１４、１５はそれぞれ第２層配線としてのグラン
ド線と電源線である。これらのグランド線１４と電源線
１５はペアで１つの電源系を形成している。第１層の配
線１７、１８と第２層のグランド線、電源線１５はビア
ホール（図示せず）を介して任意に接続される。
また、１４、１５はそれぞれ第２層配線としてのグラン
ド線と電源線である。これらのグランド線１４と電源線
１５はペアで１つの電源系を形成している。第１層の配
線１７、１８と第２層のグランド線、電源線１５はビア
ホール（図示せず）を介して任意に接続される。
【００１４】図３は図１に示すＬＳＩチップ１のコーナ
部４ｃについて配線構造を示している。ここでは、第１
層の配線１２、１３がストライプ状で縦方向に交互に配
置されており、３つの電源系の電源線とグランド線がＬ
字状に並行に配置されている。電源系の電源線とグラン
ド線は第２層配線であるが、第１層の配線１２、１３と
交差する回数が多い程（即ち、沢山の配線１２、１３と
交差する程）多くのダイオードと接続される（即ち多く
のダイオードが付加される）機会が多くなる。
部４ｃについて配線構造を示している。ここでは、第１
層の配線１２、１３がストライプ状で縦方向に交互に配
置されており、３つの電源系の電源線とグランド線がＬ
字状に並行に配置されている。電源系の電源線とグラン
ド線は第２層配線であるが、第１層の配線１２、１３と
交差する回数が多い程（即ち、沢山の配線１２、１３と
交差する程）多くのダイオードと接続される（即ち多く
のダイオードが付加される）機会が多くなる。
【００１５】従って、ロジック回路用の電源系のグラン
ド線１４Ａと電源線１５Ａは前述したように、元々静電
耐圧が高いので、コーナ部４ｃでのダイオード付加は必
要がない、若しくは少なくてよいので、図示の如く配線
１２、１３との交差回数が少ない内側に配置し、元々静
電耐圧が低い電源系のグランド線１４Ｃと電源線１５Ｃ
は第１層配線１２、１３との交差回数が多い外側へ配す
るものとする。また、静電耐圧が中ぐらいの電源系のグ
ランド線１４Ｂと電源線１５Ｂは中間の位置に配置して
いる。
ド線１４Ａと電源線１５Ａは前述したように、元々静電
耐圧が高いので、コーナ部４ｃでのダイオード付加は必
要がない、若しくは少なくてよいので、図示の如く配線
１２、１３との交差回数が少ない内側に配置し、元々静
電耐圧が低い電源系のグランド線１４Ｃと電源線１５Ｃ
は第１層配線１２、１３との交差回数が多い外側へ配す
るものとする。また、静電耐圧が中ぐらいの電源系のグ
ランド線１４Ｂと電源線１５Ｂは中間の位置に配置して
いる。
【００１６】尚、電源系（１４Ｂ、１５Ｂ）と電源系
（１４Ｃ、１５Ｃ）の例を図２を参照して説明する。図
２はＩ／Ｏ部３Ｂにおける１つのＩ／Ｏセル２５を取り
出して、その一部を示している。ここで、２６はＮＭＯ
Ｓ部分であり、２７はＰＭＯＳ部分である。ＰＭＯＳ部
分２７には、２つのトランジスタＱ１、Ｑ２がＮウエル
２８を共用して形成されている。
（１４Ｃ、１５Ｃ）の例を図２を参照して説明する。図
２はＩ／Ｏ部３Ｂにおける１つのＩ／Ｏセル２５を取り
出して、その一部を示している。ここで、２６はＮＭＯ
Ｓ部分であり、２７はＰＭＯＳ部分である。ＰＭＯＳ部
分２７には、２つのトランジスタＱ１、Ｑ２がＮウエル
２８を共用して形成されている。
【００１７】トランジスタＱ１は電圧保持用で、トラン
ジスタＱ２はスイッチング用であるとする。この場合、
Ｎウエル２８のバックゲート電圧をトランジスタＱ１側
のソース電位でＮ+層２９を介してとる。Ｎウエル２８
の周囲にはＰ-サブストレートが存在するので、寄生の
ダイオードＤｉが形成されている。このダイオードは小
さなものであるが、数十個から数百個という数になる
と、比較的大きなものとなる。よって、トランジスタＱ
１の電源線は比較的充分な静電保護ダイオードを有する
ので、これを電源系（１４Ｂ、１５Ｂ）とする。
ジスタＱ２はスイッチング用であるとする。この場合、
Ｎウエル２８のバックゲート電圧をトランジスタＱ１側
のソース電位でＮ+層２９を介してとる。Ｎウエル２８
の周囲にはＰ-サブストレートが存在するので、寄生の
ダイオードＤｉが形成されている。このダイオードは小
さなものであるが、数十個から数百個という数になる
と、比較的大きなものとなる。よって、トランジスタＱ
１の電源線は比較的充分な静電保護ダイオードを有する
ので、これを電源系（１４Ｂ、１５Ｂ）とする。
【００１８】一方、トランジスタＱ２側では、Ｎウエル
のバックゲート電圧はとらないので、ダイオードは寄生
しない。従って、トランジスタＱ２の電源系は１４Ｃ、
１５Ｃとする。尚、トランジスタＱ１、Ｑ２ともソース
（Ｐ+領域）が電源線１４Ｂ、１４Ｃにそれぞれ接続さ
れる。以上においてコーナ部４ｃについてのみ説明した
が、他のコーナ部４ａ、４ｂ、４ｄについても同様に構
成される。
のバックゲート電圧はとらないので、ダイオードは寄生
しない。従って、トランジスタＱ２の電源系は１４Ｃ、
１５Ｃとする。尚、トランジスタＱ１、Ｑ２ともソース
（Ｐ+領域）が電源線１４Ｂ、１４Ｃにそれぞれ接続さ
れる。以上においてコーナ部４ｃについてのみ説明した
が、他のコーナ部４ａ、４ｂ、４ｄについても同様に構
成される。
【００１９】
【発明の効果】請求項１の発明によれば、半導体集積回
路チップのコーナ部を有効に利用して静電保護用のダイ
オードを付加することができるので、チップ面積を増大
させることなしに電源系の静電耐圧を向上させることが
できる。
路チップのコーナ部を有効に利用して静電保護用のダイ
オードを付加することができるので、チップ面積を増大
させることなしに電源系の静電耐圧を向上させることが
できる。
【００２０】請求項２の発明によれば、元々静電耐圧の
弱い電源系に多くのダイオードを付加することができる
とともに複数種の電源系全体の静電耐圧がバランスよく
なる。
弱い電源系に多くのダイオードを付加することができる
とともに複数種の電源系全体の静電耐圧がバランスよく
なる。
【００２１】更に請求項３の発明によれば、静電耐圧の
弱い電源系に、より多くのダイオードを付加することが
できる。
弱い電源系に、より多くのダイオードを付加することが
できる。
【図１】本発明の実施形態に係る半導体集積回路装置の
概略図。
概略図。
【図２】そのＩ／Ｏセルを示す図。
【図３】本発明の第１実施形態における半導体集積回路
チップのコーナ部の配線構造を示す図。
チップのコーナ部の配線構造を示す図。
【図４】本発明の第２実施形態における半導体集積回路
チップのコーナ部の配線構造を示す図。
チップのコーナ部の配線構造を示す図。
【図５】本発明に従って前記コーナ部に設けられたダイ
ーオード形成領域を示す断面構造図。
ーオード形成領域を示す断面構造図。
【図６】同じく前記コーナ部に設けられたダイーオード
形成領域の他の例を示す断面構造図。
形成領域の他の例を示す断面構造図。
【図７】図５の一部平面図。
【図８】図５の構造に配線を施した状態を模式的に示す
斜視図。
斜視図。
【図９】電源系とその寄生ダイオードの関係を示す図。
１ ＬＳＩチップ ２ コア部分 ３Ａ〜３Ｄ Ｉ／Ｏ部分 ４ａ〜４ｄ チップのコーナ部 １４ グランド線 １５ 電源線 １７、１８ 第１層配線
Claims (3)
- 【請求項１】複数種の電源系を有する半導体集積回路装
置において、 半導体集積回路チップのコーナ部にＰ領域とＮ領域とか
ら成るダイオード形成領域を設けるとともに、その上に
電源線を走らせ、該電源線と前記ダイオード形成領域を
結合して静電保護ダイオードを電源系に付加したことを
特徴とする半導体集積回路装置。 - 【請求項２】前記ダイオード形成領域を所定方向に複数
形成し、静電ストレスに対する耐圧の低い電源系の電源
／グランド線のペアを前記複数のダイオード形成領域と
の交差回数が多くなる位置に配置したことを特徴とする
請求項１に記載の半導体集積回路装置。 - 【請求項３】前記電源／グランド線のペアは前記半導体
集積回路チップのコーナ部の外端寄りをＬ字型に走って
おり、一方前記ダイオード形成領域は前記ペアの配線と
直角の方向になるように第１の方向に形成された群と第
２の方向に形成された群とから成っていることを特徴と
する請求項２に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21433497A JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
| US09/130,477 US6081012A (en) | 1997-08-08 | 1998-08-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21433497A JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168037A true JPH1168037A (ja) | 1999-03-09 |
| JP3953147B2 JP3953147B2 (ja) | 2007-08-08 |
Family
ID=16654046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21433497A Expired - Fee Related JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6081012A (ja) |
| JP (1) | JP3953147B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445775B1 (ko) * | 2001-01-18 | 2004-08-25 | 가부시끼가이샤 도시바 | 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| US9771497B2 (en) | 2011-09-19 | 2017-09-26 | Baker Hughes, A Ge Company, Llc | Methods of forming earth-boring tools |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5728171B2 (ja) | 2009-06-29 | 2015-06-03 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295897B1 (en) * | 1979-10-03 | 1997-09-09 | Texas Instruments Inc | Method of making cmos integrated circuit device |
| JPS58124263A (ja) * | 1982-01-20 | 1983-07-23 | Toshiba Corp | 半導体装置 |
| JPH0691226B2 (ja) * | 1988-07-12 | 1994-11-14 | 三洋電機株式会社 | 半導体集積回路 |
| JPH02246360A (ja) * | 1989-03-20 | 1990-10-02 | Fujitsu Ltd | 半導体集積回路装置 |
-
1997
- 1997-08-08 JP JP21433497A patent/JP3953147B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-07 US US09/130,477 patent/US6081012A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445775B1 (ko) * | 2001-01-18 | 2004-08-25 | 가부시끼가이샤 도시바 | 복수의 다이오드를 케스케이드 접속하여 이루어진 반도체장치 |
| JP2006128422A (ja) * | 2004-10-29 | 2006-05-18 | Renesas Technology Corp | 半導体集積回路 |
| US9771497B2 (en) | 2011-09-19 | 2017-09-26 | Baker Hughes, A Ge Company, Llc | Methods of forming earth-boring tools |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3953147B2 (ja) | 2007-08-08 |
| US6081012A (en) | 2000-06-27 |
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