JP3953147B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
このような半導体集積回路装置では、電源系が１種類だけでなく、複数種類設けられる場合が多い。例えば、ディジタル回路とアナログ回路で別々の電源を用いたり、Ｉ／Ｏと内部のロジック回路でも別々の電源系を用いる。このように、複数種の電源系が存する場合、それらの静電ストレスに対する耐圧には差がある。ＬＳＩ等では、何らかの素子を形成すると、寄生のダイオードや寄生のバイポーラトランジスタが形成され、それが静電破壊に対して良好に働くことが知られている。
【０００３】
ところで、電源系では寄生のダイオードが充分形成されているものと、そうでないものとに分けられる。例えば、図９に示すように電源系の保護回路１００に付加される寄生のダイオード部分は（イ）の電源系が一番多く、（ハ）の電源系は殆ど寄生のダイオードが存在しない。（ロ）はそれらの中間である。
【０００４】
【発明が解決しようとする課題】
上記図９の場合、静電ストレスに対しては、（イ）は充分であるが、（ハ）の電源系は不充分である。ＬＳＩでは、このように耐圧の低いものがあると、それが破壊すると、チップ全体が使用できなくなってしまう。そのため耐圧の低いものについて補強をすることが望まれるが、Ｉ／Ｏやロジック内にダイオードを形成すると、チップ面積が増大してしまうことになる。
【０００５】
本発明はこのような点に鑑みなされたものであって、全体の面積を増大することなく電源系全体の静電耐圧を向上させた半導体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため本発明の半導体集積回路装置では、半導体集積回路チップと、前記半導体集積回路チップに形成される第一の電源系と、前記半導体集積回路チップに形成され、前記第一の電源系よりも静電ストレスに対する耐性の低い第二の電源系と、Ｐ領域とＮ領域とから成るストライプ状の複数のダイオード群を有し、前記半導体集積回路チップのコーナ部に設けられるダイオード形成領域と、前記第一の電源系に接続されるとともに前記ダイオード形成領域上を走らせるように形成されて前記複数のダイオード群に結合される第一の電源／グランド線のペアと、前記第二の電源系に接続されるとともに前記第一の電源／グランド線のペアよりも前記半導体集積回路チップのコーナ部の外側寄りを走るように形成されて前記ダイオード形成領域に結合されることにより前記複数のダイオード群との交差回数が多い第二の電源／グランド線のペアとを有することを特徴としている。
【０００７】
このようにすると、半導体集積回路チップのコーナ部を有効に利用して静電保護用のダイオードを付加することができるので、電源系の静電耐圧が充分なものとなる。
【０００８】
また、元々静電耐圧の弱い電源系に多くのダイオードを付加することができる。
【０００９】
更に、前記ダイオード形成領域は、第一の方向に形成されたストライプ状の第一のダイオード群と、前記第一のダイオード群とは異なった方向に形成されたストライプ状の第二のダイオード群を有するとよい。このようにすると、静電耐圧の弱い電源系に、より多くのダイオードを付加することができる。
【００１０】
【発明の実施の形態】
図１はＬＳＩチップ１の概略を示している。２はコア部（ロジック回路部）であり、３Ａ〜３ＤはＩ／Ｏ部である。４ａ〜４ｃはチップのコーナ部であり、一般的には、空きスペースとなっているが、本実施形態では後述するようにダイオード形成領域が設けられている。そして、これらのコーナ部４ａ〜４ｃの上には電源等の配線が走る。
【００１１】
図５は前記コーナ部の断面を示している。Ｐ-基板１０にＮ-層１１が設けられ、更にそのＮ-層１１内にＮ+のコンタクト層１２が設けられる。１３はＰ+のコンタクト層である。このＰ+ コンタクト層１３はグランド線１４に接続され、Ｎ+コンタクト層１２は電源線１５に接続される。１６は図示の如く形成されたダイオードである。ここで、Ｎ-層１１及びＮ-層１１に隣接する基板部分はダイオード形成領域を成している。
【００１２】
次に、図６はＰ-基板１０内にＮウエル２１を形成し、そのＮウエル２１内に複数のＮ+コンタクト層１２とＰ+コンタクト層１３を設けている。図７は図５を平面的に見た場合を示しており、コンタクト層１２、１３はそれぞれ矩形状になっている。これらのコンタクト層１２、１３を介して第１層の配線１７、１８（図８参照）が結合される。
【００１３】
尚、図８において、１９は分離層である。また、１４、１５はそれぞれ第２層配線としてのグランド線と電源線である。これらのグランド線１４と電源線１５はペアで１つの電源系を形成している。第１層の配線１７、１８と第２層のグランド線１４、電源線１５はビアホール（図示せず）を介して任意に接続される。
【００１４】
図３は図１に示すＬＳＩチップ１のコーナ部４ｃについて配線構造を示している。ここでは、第１層の配線１７、１８がストライプ状で縦方向に交互に配置されており、３つの電源系の電源線とグランド線がＬ字状に並行に配置されている。電源系の電源線とグランド線は第２層配線であるが、第１層の配線１７、１８と交差する回数が多い程（即ち、沢山の配線１７、１８と交差する程）多くのダイオードと接続される（即ち多くのダイオードが付加される）機会が多くなる。
【００１５】
従って、ロジック回路用の電源系のグランド線１４Ａと電源線１５Ａは前述したように、元々静電耐圧が高いので、コーナ部４ｃでのダイオード付加は必要がない、若しくは少なくてよいので、図示の如く配線１７、１８との交差回数が少ない内側に配置し、元々静電耐圧が低い電源系のグランド線１４Ｃと電源線１５Ｃは第１層配線１７、１８との交差回数が多い外側へ配するものとする。また、静電耐圧が中ぐらいの電源系のグランド線１４Ｂと電源線１５Ｂは中間の位置に配置している。
【００１６】
尚、電源系（１４Ｂ、１５Ｂ）と電源系（１４Ｃ、１５Ｃ）の例を図２を参照して説明する。図２はＩ／Ｏ部３Ｂにおける１つのＩ／Ｏセル２５を取り出して、その一部を示している。ここで、２６はＮＭＯＳ部分であり、２７はＰＭＯＳ部分である。ＰＭＯＳ部分２７には、２つのトランジスタＱ１、Ｑ２がＮウエル２８を共用して形成されている。
【００１７】
トランジスタＱ１は電圧保持用で、トランジスタＱ２はスイッチング用であるとする。この場合、Ｎウエル２８のバックゲート電圧をトランジスタＱ１側のソース電位でＮ+層２９を介してとる。Ｎウエル２８の周囲にはＰ-サブストレートが存在するので、寄生のダイオードＤｉが形成されている。このダイオードは小さなものであるが、数十個から数百個という数になると、比較的大きなものとなる。よって、トランジスタＱ１の電源線は比較的充分な静電保護ダイオードを有するので、これを電源系（１４Ｂ、１５Ｂ）とする。
【００１８】
一方、トランジスタＱ２側では、Ｎウエルのバックゲート電圧はとらないので、ダイオードは寄生しない。従って、トランジスタＱ２の電源系は１４Ｃ、１５Ｃとする。尚、トランジスタＱ１、Ｑ２ともソース（Ｐ+領域）が電源線１４Ｂ、１４Ｃにそれぞれ接続される。以上においてコーナ部４ｃについてのみ説明したが、他のコーナ部４ａ、４ｂ、４ｄについても同様に構成される。
【００１９】
【発明の効果】
本発明によれば、半導体集積回路チップのコーナ部を有効に利用して静電保護用のダイオードを付加することができるので、チップ面積を増大させることなしに電源系の静電耐圧を向上させることができる。
【００２０】
また、元々静電耐圧の弱い電源系に多くのダイオードを付加することができるとともに複数種の電源系全体の静電耐圧がバランスよくなる。
【００２１】
更に、静電耐圧の弱い電源系に、より多くのダイオードを付加することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路装置の概略図。
【図２】そのＩ／Ｏセルを示す図。
【図３】本発明の第１実施形態における半導体集積回路チップのコーナ部の配線構造を示す図。
【図４】本発明の第２実施形態における半導体集積回路チップのコーナ部の配線構造を示す図。
【図５】本発明に従って前記コーナ部に設けられたダイーオード形成領域を示す断面構造図。
【図６】同じく前記コーナ部に設けられたダイーオード形成領域の他の例を示す断面構造図。
【図７】図５の一部平面図。
【図８】図５の構造に配線を施した状態を模式的に示す斜視図。
【図９】電源系とその寄生ダイオードの関係を示す図。
【符号の説明】
１ ＬＳＩチップ
２ コア部分
３Ａ〜３Ｄ Ｉ／Ｏ部分
４ａ〜４ｄ チップのコーナ部
１４ グランド線
１５ 電源線
１７、１８ 第１層配線
【発明の属する技術分野】
本発明はＬＳＩ等の半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
このような半導体集積回路装置では、電源系が１種類だけでなく、複数種類設けられる場合が多い。例えば、ディジタル回路とアナログ回路で別々の電源を用いたり、Ｉ／Ｏと内部のロジック回路でも別々の電源系を用いる。このように、複数種の電源系が存する場合、それらの静電ストレスに対する耐圧には差がある。ＬＳＩ等では、何らかの素子を形成すると、寄生のダイオードや寄生のバイポーラトランジスタが形成され、それが静電破壊に対して良好に働くことが知られている。
【０００３】
ところで、電源系では寄生のダイオードが充分形成されているものと、そうでないものとに分けられる。例えば、図９に示すように電源系の保護回路１００に付加される寄生のダイオード部分は（イ）の電源系が一番多く、（ハ）の電源系は殆ど寄生のダイオードが存在しない。（ロ）はそれらの中間である。
【０００４】
【発明が解決しようとする課題】
上記図９の場合、静電ストレスに対しては、（イ）は充分であるが、（ハ）の電源系は不充分である。ＬＳＩでは、このように耐圧の低いものがあると、それが破壊すると、チップ全体が使用できなくなってしまう。そのため耐圧の低いものについて補強をすることが望まれるが、Ｉ／Ｏやロジック内にダイオードを形成すると、チップ面積が増大してしまうことになる。
【０００５】
本発明はこのような点に鑑みなされたものであって、全体の面積を増大することなく電源系全体の静電耐圧を向上させた半導体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため本発明の半導体集積回路装置では、半導体集積回路チップと、前記半導体集積回路チップに形成される第一の電源系と、前記半導体集積回路チップに形成され、前記第一の電源系よりも静電ストレスに対する耐性の低い第二の電源系と、Ｐ領域とＮ領域とから成るストライプ状の複数のダイオード群を有し、前記半導体集積回路チップのコーナ部に設けられるダイオード形成領域と、前記第一の電源系に接続されるとともに前記ダイオード形成領域上を走らせるように形成されて前記複数のダイオード群に結合される第一の電源／グランド線のペアと、前記第二の電源系に接続されるとともに前記第一の電源／グランド線のペアよりも前記半導体集積回路チップのコーナ部の外側寄りを走るように形成されて前記ダイオード形成領域に結合されることにより前記複数のダイオード群との交差回数が多い第二の電源／グランド線のペアとを有することを特徴としている。
【０００７】
このようにすると、半導体集積回路チップのコーナ部を有効に利用して静電保護用のダイオードを付加することができるので、電源系の静電耐圧が充分なものとなる。
【０００８】
また、元々静電耐圧の弱い電源系に多くのダイオードを付加することができる。
【０００９】
更に、前記ダイオード形成領域は、第一の方向に形成されたストライプ状の第一のダイオード群と、前記第一のダイオード群とは異なった方向に形成されたストライプ状の第二のダイオード群を有するとよい。このようにすると、静電耐圧の弱い電源系に、より多くのダイオードを付加することができる。
【００１０】
【発明の実施の形態】
図１はＬＳＩチップ１の概略を示している。２はコア部（ロジック回路部）であり、３Ａ〜３ＤはＩ／Ｏ部である。４ａ〜４ｃはチップのコーナ部であり、一般的には、空きスペースとなっているが、本実施形態では後述するようにダイオード形成領域が設けられている。そして、これらのコーナ部４ａ〜４ｃの上には電源等の配線が走る。
【００１１】
図５は前記コーナ部の断面を示している。Ｐ-基板１０にＮ-層１１が設けられ、更にそのＮ-層１１内にＮ+のコンタクト層１２が設けられる。１３はＰ+のコンタクト層である。このＰ+ コンタクト層１３はグランド線１４に接続され、Ｎ+コンタクト層１２は電源線１５に接続される。１６は図示の如く形成されたダイオードである。ここで、Ｎ-層１１及びＮ-層１１に隣接する基板部分はダイオード形成領域を成している。
【００１２】
次に、図６はＰ-基板１０内にＮウエル２１を形成し、そのＮウエル２１内に複数のＮ+コンタクト層１２とＰ+コンタクト層１３を設けている。図７は図５を平面的に見た場合を示しており、コンタクト層１２、１３はそれぞれ矩形状になっている。これらのコンタクト層１２、１３を介して第１層の配線１７、１８（図８参照）が結合される。
【００１３】
尚、図８において、１９は分離層である。また、１４、１５はそれぞれ第２層配線としてのグランド線と電源線である。これらのグランド線１４と電源線１５はペアで１つの電源系を形成している。第１層の配線１７、１８と第２層のグランド線１４、電源線１５はビアホール（図示せず）を介して任意に接続される。
【００１４】
図３は図１に示すＬＳＩチップ１のコーナ部４ｃについて配線構造を示している。ここでは、第１層の配線１７、１８がストライプ状で縦方向に交互に配置されており、３つの電源系の電源線とグランド線がＬ字状に並行に配置されている。電源系の電源線とグランド線は第２層配線であるが、第１層の配線１７、１８と交差する回数が多い程（即ち、沢山の配線１７、１８と交差する程）多くのダイオードと接続される（即ち多くのダイオードが付加される）機会が多くなる。
【００１５】
従って、ロジック回路用の電源系のグランド線１４Ａと電源線１５Ａは前述したように、元々静電耐圧が高いので、コーナ部４ｃでのダイオード付加は必要がない、若しくは少なくてよいので、図示の如く配線１７、１８との交差回数が少ない内側に配置し、元々静電耐圧が低い電源系のグランド線１４Ｃと電源線１５Ｃは第１層配線１７、１８との交差回数が多い外側へ配するものとする。また、静電耐圧が中ぐらいの電源系のグランド線１４Ｂと電源線１５Ｂは中間の位置に配置している。
【００１６】
尚、電源系（１４Ｂ、１５Ｂ）と電源系（１４Ｃ、１５Ｃ）の例を図２を参照して説明する。図２はＩ／Ｏ部３Ｂにおける１つのＩ／Ｏセル２５を取り出して、その一部を示している。ここで、２６はＮＭＯＳ部分であり、２７はＰＭＯＳ部分である。ＰＭＯＳ部分２７には、２つのトランジスタＱ１、Ｑ２がＮウエル２８を共用して形成されている。
【００１７】
トランジスタＱ１は電圧保持用で、トランジスタＱ２はスイッチング用であるとする。この場合、Ｎウエル２８のバックゲート電圧をトランジスタＱ１側のソース電位でＮ+層２９を介してとる。Ｎウエル２８の周囲にはＰ-サブストレートが存在するので、寄生のダイオードＤｉが形成されている。このダイオードは小さなものであるが、数十個から数百個という数になると、比較的大きなものとなる。よって、トランジスタＱ１の電源線は比較的充分な静電保護ダイオードを有するので、これを電源系（１４Ｂ、１５Ｂ）とする。
【００１８】
一方、トランジスタＱ２側では、Ｎウエルのバックゲート電圧はとらないので、ダイオードは寄生しない。従って、トランジスタＱ２の電源系は１４Ｃ、１５Ｃとする。尚、トランジスタＱ１、Ｑ２ともソース（Ｐ+領域）が電源線１４Ｂ、１４Ｃにそれぞれ接続される。以上においてコーナ部４ｃについてのみ説明したが、他のコーナ部４ａ、４ｂ、４ｄについても同様に構成される。
【００１９】
【発明の効果】
本発明によれば、半導体集積回路チップのコーナ部を有効に利用して静電保護用のダイオードを付加することができるので、チップ面積を増大させることなしに電源系の静電耐圧を向上させることができる。
【００２０】
また、元々静電耐圧の弱い電源系に多くのダイオードを付加することができるとともに複数種の電源系全体の静電耐圧がバランスよくなる。
【００２１】
更に、静電耐圧の弱い電源系に、より多くのダイオードを付加することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路装置の概略図。
【図２】そのＩ／Ｏセルを示す図。
【図３】本発明の第１実施形態における半導体集積回路チップのコーナ部の配線構造を示す図。
【図４】本発明の第２実施形態における半導体集積回路チップのコーナ部の配線構造を示す図。
【図５】本発明に従って前記コーナ部に設けられたダイーオード形成領域を示す断面構造図。
【図６】同じく前記コーナ部に設けられたダイーオード形成領域の他の例を示す断面構造図。
【図７】図５の一部平面図。
【図８】図５の構造に配線を施した状態を模式的に示す斜視図。
【図９】電源系とその寄生ダイオードの関係を示す図。
【符号の説明】
１ ＬＳＩチップ
２ コア部分
３Ａ〜３Ｄ Ｉ／Ｏ部分
４ａ〜４ｄ チップのコーナ部
１４ グランド線
１５ 電源線
１７、１８ 第１層配線
Claims (2)
- 半導体集積回路チップと、
前記半導体集積回路チップに形成される第一の電源系と、
前記半導体集積回路チップに形成され、前記第一の電源系よりも静電ストレスに対する耐性の低い第二の電源系と、
Ｐ領域とＮ領域とから成るストライプ状の複数のダイオード群を有し、前記半導体集積回路チップのコーナ部に設けられるダイオード形成領域と、
前記第一の電源系に接続されるとともに前記ダイオード形成領域上を走らせるように形成されて前記複数のダイオード群に結合される第一の電源／グランド線のペアと、
前記第二の電源系に接続されるとともに前記第一の電源／グランド線のペアよりも前記半導体集積回路チップのコーナ部の外側寄りを走るように形成されて前記ダイオード形成領域に結合されることにより前記複数のダイオード群との交差回数が多い第二の電源／グランド線のペアと
を有することを特徴とする半導体集積回路装置。 - 前記ダイオード形成領域は、第一の方向に形成されたストライプ状の第一のダイオード群と、前記第一のダイオード群とは異なった方向に形成されたストライプ状の第二のダイオード群を有することを特徴とする請求項１に記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21433497A JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
| US09/130,477 US6081012A (en) | 1997-08-08 | 1998-08-07 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21433497A JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1168037A JPH1168037A (ja) | 1999-03-09 |
| JP3953147B2 true JP3953147B2 (ja) | 2007-08-08 |
Family
ID=16654046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21433497A Expired - Fee Related JP3953147B2 (ja) | 1997-08-08 | 1997-08-08 | 半導体集積回路装置 |
Country Status (2)
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|---|---|
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| JP (1) | JP3953147B2 (ja) |
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1997
- 1997-08-08 JP JP21433497A patent/JP3953147B2/ja not_active Expired - Fee Related
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1998
- 1998-08-07 US US09/130,477 patent/US6081012A/en not_active Expired - Lifetime
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| Publication number | Publication date |
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| US6081012A (en) | 2000-06-27 |
| JPH1168037A (ja) | 1999-03-09 |
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