JP2000012698A - 半導体装置 - Google Patents

半導体装置

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JP2000012698A JP18062698A JP18062698A JP2000012698A JP 2000012698 A JP2000012698 A JP 2000012698A JP 18062698 A JP18062698 A JP 18062698A JP 18062698 A JP18062698 A JP 18062698A JP 2000012698 A JP2000012698 A JP 2000012698A
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Abstract

(57)【要約】 【目的】 容易かつ短時間でユーザーの要求に対応する
半導体装置を提供することを実現する。 【解決手段】 入出力セル５形成領域の幅を予めパッド
３の配置間隔としてとり得る最小の幅に合わせ、入出力
セル５形成領域の幅とパッド３の配置間隔との最小公倍
数に基づき、（最小公倍数）÷（入出力セル５形成領域
の幅）個の入出力セルに対して、（最小公倍数）÷（パ
ッド３の配置間隔）個のパッドを配置するようにした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ゲートアレイやエンデベッドアレイ等のＡＳ
ＩＣ（Application Specific Integrated Circuit）
における入出力セルのレイアウトに関する。
【０００２】
【従来の技術】半導体装置、特にＡＳＩＣは、ユーザー
の使用用途に応じた様々な要求を、開発にかかる時間や
製造工程を削減し、短期間で実現することができる。Ａ
ＳＩＣは、ユーザーの使用用途に対応して作られるた
め、多品種となる傾向がある。
【０００３】例えば、半導体装置としては同じ回路構成
であっても、外部装置との電気的接続に用いられるボン
ディングパッド（以下、単にパッドと称す）の数が異な
る製品の場合、別製品として作られることになる。
【０００４】
【発明が解決しようとする課題】上記パッドの数に応じ
て半導体装置を別製品として作る場合、次のようにな
る。パッドの数に応じてそれぞれ所定の間隔でパッドを
配置する。このパッドに合わせて、入出力回路を形成す
るための素子を有する入出力セルに対して、パッドの数
及びパッドの配置間隔に合わせて各入出力セル形成領域
の幅（パッドの配置される方向における長さ）がそれぞ
れ決められる。このため、パッドの数に対応して、同じ
回路構成で、入出力セル形成領域のサイズが異なるもの
を準備することとなる。
【０００５】このため、入出力セル形成領域のサイズが
異なるものを準備するため、その分の製造や開発を行う
ことになり、また、このためのコストもかかることにな
る。このため、容易かつ短時間でユーザーの要求に対応
することやコストの低減において、必ずしも満足される
ものではなかった。
【０００６】また、半導体装置の多ピン化に伴い、限ら
れたパッド配置領域に複数のパッドを一列に整列配置す
ることが困難になりつつある。この対策として、入出力
セル側に近づけたパッドとこのパッドより入出力セル側
から離間させたパッドとを交互に配置していく、いわゆ
る千鳥パッド配列が知られている。
【０００７】この場合、より入出力セル側から離間させ
たパッドと入出力セルとの間を接続する配線の幅が狭く
なり、許容される電流量が小さくなってしまう。このた
め、入出力セル側に近づけたパッドとの許容される電流
量より小さくなるので、より入出力セル側から離間させ
たパッドを使用する対象の信号を限定することになる。
【０００８】本発明は、容易かつ短時間でユーザーの要
求に対応する半導体装置を提供することを目的とする。
【０００９】また、本発明は、上記目的をコストを低減
して実現することである。
【００１０】また、本発明の他の目的は、上記目的を、
入出力セルを可能な限り有効に使用して実現することで
ある。
【００１１】また、本発明は、多ピン化に対応し、パッ
ドと入出力セルとの間の配線で許容される電流量を増や
して、配線の自由度を向上した半導体装置を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】
【００１３】上記目的を解決するため、本発明は、所定
の間隔をもって配置された複数のパッドと、それぞれ入
出力回路形成用の素子を有し、複数のパッドのいずれか
の前記素子と接続される、複数の入出力セルとを有する
半導体装置において、複数のパッドの配置方向における
入出力セル形成領域の幅は複数のパッドの配置間隔より
狭く、（入出力セル形成領域の幅とパッドの配置間隔と
の最小公倍数）÷（パッドの配置間隔）に相当する数の
パッドのそれぞれを、（入出力セル形成領域の幅とパッ
ドの配置間隔との最小公倍数）÷（入出力セル形成領域
の幅）に相当する数の入出力セルのいずれかの素子と接
続しているものである。
【００１４】また、本発明は、パッド及び入出力セルは
それぞれ半導体装置の所定の辺に沿って配置され、この
辺における複数の入出力セルの数を（入出力セル形成領
域の幅とパッドの配置間隔との最小公倍数）÷（入出力
セル形成領域の幅）に相当する数で割った際の余りに相
当する入出力パッドに対してもパッドを設けるようにし
てもよい。
【００１５】また、本発明は、複数のパッドと未接続の
入出力セルを高駆動ドライバや電源配線等に対する保護
回路として用いるようにしてもよい。
【００１６】また、上記目的を解決するため、本発明
は、所定の間隔をもって配置された複数のパッドと、そ
れぞれ入出力回路形成用の素子を有し、複数のパッドの
いずれかの素子と接続される、複数の入出力セルとを有
する半導体装置において、複数のパッドは、入出力セル
の近傍に配置される第１の群と、第１の群より入出力セ
ルから離間して配置される第２の群とからなり、第２の
群における入出力セルとパッドとの間を接続する配線は
多層配線構造を有するものである。
【００１７】また、本発明は、第２の群における入出力
セルとパッドとの間を接続する配線の幅は第１の群にお
ける入出力セルとパッドとの間を接続する配線の幅より
狭いものとしてもよい。
【００１８】
【発明の実施の形態】本発明の半導体装置についてを、
図面を用いて以下に説明する。図１は、本発明の第１の
実施の形態である半導体装置における半導体チップの上
面図である。図１は、特にＡＳＩＣとしてゲートアレイ
の場合のものを示している。
【００１９】図１において、半導体チップ１０は、略四
角形状をしている。半導体チップ１０の表面は、その略
中央領域に形成された主要回路領域７と、この主要回路
領域７の周囲に形成された入出力セル５が複数配置され
た領域と、半導体チップ１０の辺の近傍に位置するパッ
ド３が複数形成された領域９とに分けられている。
【００２０】主要回路領域７には、ユーザーの要望に合
わせた機能を実現する回路（演算回路、カウンタ、中央
処理装置等）が形成されている。図１においては、パッ
ド３が各辺に沿って複数個、整列配置されている。入出
力セル５は、パッド３の整列方向の同じ方向に複数個、
整列配置されている。
【００２１】図２に入出力セル５ーｋ（ｋは正の整数）
に形成されている素子の例を示す。図２に示すように、
入出力セル５ーｋには素子としてｐチャネル型ＭＯＳト
ランジスタ１１とｎチャネル型ＭＯＳトランジスタ１３
とが形成されている。この２つのトランジスタ１１及び
１３とで例えば、インバータを構成するように配線して
入力回路や出力回路として用いることができる。図１の
半導体チップ１０における他の入出力セルも同様の素子
を有する。この入出力セル５にて構成された入出力回路
と所定のパッド３を配線にて接続し、この入出力回路と
パッド３とを介して、主要回路領域７の回路と外部装置
とでの信号の授受が可能となる。
【００２２】なお、図２においては、入出力セル５それ
ぞれに形成されている素子をｐチャネル型ＭＯＳトラン
ジスタとｎチャネル型ＭＯＳトランジスタとが１つずつ
としているが、これに限定されるものではない。例え
ば、複数のインバータを構成できるように、ｐチャネル
型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジス
タとをそれぞれ複数個、設けてもよい。図２では、ｐチ
ャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトラ
ンジスタとが１つずつ設けることで、入出力回路を構成
でき、かつ各入出力セルの領域における面積を最小限と
することができるものを示したものである。
【００２３】図１の一部拡大図として、図１中符号Ａで
示す部分の拡大図を図３に示す。図３に示されるよう
に、５つの入出力セル５ー１〜５ー５に対して３つのパ
ッド３ー１〜３ー３が配置されている。各入出力セル５
ー１〜５ー５の幅（パッドの配置方向の長さ）Ｌは、例
えば、６０μｍである。また、パッドの配置間隔（隣り
合うパッドの中心間の距離）Ｐ１は１００μｍとしてい
る。
【００２４】つまり、図１における複数の入出力セルと
複数のパッドとの関係は、５つの入出力セルに対して３
つのパッドを配置して構成している。これは、入出力セ
ルの幅Ｌが６０μｍであり、パッドの配置間隔Ｐ１を１
００μｍとしているため、この２つの数値の最小公倍数
は３００μｍとなる。この最小公倍数に基づいて、（最
小公倍数）÷（入出力セルの幅Ｌ）個の入出力セルに対
して、（最小公倍数）÷（パッドの配置間隔Ｐ１）個の
パッドを配置している。言い換えると、予めユーザーの
要求として望まれる可能性のある入出力セルの最小の幅
Ｌ（パッドを整列配置できる最小の配置間隔に対応）で
複数の入出力セルを配置しておけば、所望のパッドの配
置間隔Ｐ１が決められると、入出力セルの幅Ｌとパッド
の配置間隔Ｐ１との最小公倍数を求めて、この（最小公
倍数）÷（入出力セルの幅Ｌ）個の入出力セルに対し
て、（最小公倍数）÷（パッドの配置間隔Ｐ１）個のパ
ッドを配置するようにするものである。
【００２５】例えば、上記の例以外に、入出力セルの幅
Ｌは６０μｍのものを用いて、パッドの配置間隔Ｐ１を
１８０μｍとしたい場合、最小公倍数は１８０μｍとな
るので、３つの入出力セルに対して１個のパッドを配置
することとなる。この説明からわかるように、入出力セ
ルの幅Ｌとパッドの配置間隔Ｐ１とは最小公倍数を得ら
れ易い数値にすることが望ましい。
【００２６】図３においては、５つの入出力セル５ー１
〜５ー５に対して３つのパッド３ー１〜３ー３を配置し
ているので、パッド３ー１〜３ー３のそれぞれは入出力
セル５ー１〜５ー５のいずれかにおける素子と配線にて
接続されるようにする。このため、２つの入出力セルは
パッド３ー１〜３ー３のいずれとも接続されないことに
なるが、この未接続の入出力セルの利用については後述
する。
【００２７】図４に、入出力セルの幅Ｌは６０μｍとし
たままで、パッドの配置間隔Ｐ１を６０μｍとした場合
の半導体チップ２０の上面図を示す。なお、図４におい
て、図１と同様な構成については同じ符号を付けてい
る。
【００２８】図４に示されるように、パッド３’は図１
のパッド３より多く配置されている。つまり、入出力セ
ルの幅とパッドの配置間隔との最小公倍数が６０μｍと
なるので、１つの入出力セルに対して１つのパッドが対
応することとなる。
【００２９】図４の一部拡大図として、図４中符号Ｂで
示す部分の拡大図を図５に示す。図５に示されるよう
に、５つの入出力セル５ー１〜５ー５に対して５つのパ
ッド３’ー１〜３’ー５が配置されている。入出力セル
の幅Ｌは６０μｍであり、パッドの配置間隔Ｐ２は６０
μｍである。このため、５つの入出力セル５ー１〜５ー
５それぞれに形成された素子は、５つのパッド３’ー１
〜３’ー５の対応する１つと配線にて接続される。この
場合、パッドと未接続の入出力セルはないこととなる。
【００３０】このように、入出力セルの幅を所定の幅と
して、半導体チップに配置しておくことで、複数のパッ
ドの配置間隔に対応させることができる。このため、入
出力セルは、パッドの配置間隔毎に開発したり、製造し
たりする必要がない。この結果、容易かつ短時間でユー
ザーの要求に対応する半導体装置を提供できる。
【００３１】ここで、図１において、入出力セルの幅Ｌ
は６０μｍであり、パッドの配置間隔Ｐ１は１００μｍ
である。入出力セル５個に対して３つのパッドを配置さ
せていくと、例えば、半導体チップの所定の辺に沿って
配列されている入出力セルの数が３１個〜３４個の場
合、それぞれ１個〜４個の入出力セルが余ることとな
る。
【００３２】この場合の対応についてを、図６〜図９に
示す。図６は、１つの入出力セルが余った場合の例であ
る。図６に示されるように、余った入出力セル５’ー１
に形成された素子に接続すべきパッド３ー１’を配置す
ればよい。入出力セル５’ー１は配線１５ー１’によっ
てパッド３ー１’との間を接続することができる。この
パッド３ー１’と隣り合うパッド３ー１との配置間隔は
他のパッドの配置間隔と同様にＰ１（＝１００μｍ）と
している。このようにすることで、余った入出力セルを
無駄にすることなく使用することができる。
【００３３】図７は、２つの入出力セルが余った場合の
例である。図７に示されるように、余った入出力セル
５’ー１及び５’ー２に形成された素子にそれぞれ接続
すべきパッド３ー１’及び３ー２’を配置すればよい。
入出力セル５’ー１は配線１５ー１’によってパッド３
ー１’との間を接続することができる。入出力セル５’
ー２は配線１５ー２’によってパッド３ー２’との間を
接続することができる。このパッド３ー１’と隣り合う
パッド３ー１との配置間隔及びパッド３ー１’と隣り合
うパッド３ー２’との配置間隔はそれぞれ他のパッドの
配置間隔と同様にＰ１（＝１００μｍ）としている。こ
のようにすることで、余った入出力セルを無駄にするこ
となく使用することができる。
【００３４】図８は、３つの入出力セルが余った場合の
例である。図８に示されるように、余った入出力セル
５’ー１〜５’ー３に形成された素子に接続すべきパッ
ド３ー１’及び３ー２’を配置すればよい。入出力セル
５’ー１は配線１５ー１’によってパッド３ー１’との
間を接続することができる。入出力セル５’ー３は配線
１５ー２’によってパッド３ー２’との間を接続するこ
とができる。このパッド３ー１’と隣り合うパッド３ー
１との配置間隔及びパッド３ー１’と隣り合うパッド３
ー２’との配置間隔はそれぞれ他のパッドの配置間隔と
同様にＰ１（＝１００μｍ）としている。このようにす
ることで、余った入出力セルを無駄にすることなく使用
することができる。
【００３５】図８の例で、パッド３ー１’及び３ー２’
の２つを設けることとしたのは、３つ目のパッドが、パ
ッド３ー２’から更に配置間隔Ｐ１離れるため、この３
つ目のパッドに最も近い最外端に位置する入出力セル５
ー３’との距離が大きく離れてしまい、他の入出力セル
に形成された素子とパッドとの配線より確実に長くなる
ため、配線がしずらくなることを避けたものである。
【００３６】図９は、４つの入出力セルが余った場合の
例である。図９に示されるように、余った入出力セル
５’ー１〜５’ー４に形成された素子に接続すべきパッ
ド３ー１’〜３ー３’を配置すればよい。入出力セル
５’ー１は配線１５ー１’によってパッド３ー１’との
間を接続することができる。入出力セル５’ー３は配線
１５ー２’によってパッド３ー２’との間を接続するこ
とができる。入出力セル５’ー４は配線１５ー３’によ
ってパッド３ー３’との間を接続することができる。こ
のパッド３ー１’と隣り合うパッド３ー１との配置間
隔、パッド３ー１’と隣り合うパッド３ー２’との配置
間隔、パッド３ー２’と隣り合うパッド３ー３’との配
置間隔はそれぞれ他のパッドの配置間隔と同様にＰ１
（＝１００μｍ）としている。このようにすることで、
余った入出力セルを無駄にすることなく使用することが
できる。
【００３７】このように、余った入出力セルに対して
も、同様な配置間隔で配置したパッドを設けることで、
入出力セルを無駄なく利用することができる。また、多
ピン化にもより対応し易くなる。
【００３８】また、図１の例においては、入出力セル５
個に対して３つのパッドを配置させているため、２つの
入出力セルが未接続（入出力セルに形成された素子とパ
ッドとが接続されない）となる。
【００３９】この場合の対応についてを図１０〜図１２
を用いて説明する。図１０において、入出力セル５ー２
及び５ー４が未接続の入出力セルとなる。他の入出力セ
ルは配線１５によりパッドと接続されている。このよう
な場合、入出力セルに形成された素子を多く利用する高
駆動ドライバとして用いるようにすればよい。
【００４０】また、入出力セルの２つのトランジスタを
それぞれダイオード接続して、２つのダイオードとし、
静電気等の過大電圧に対する保護回路として各配線に接
続してもよい。例えば、図１１のように、未接続の入出
力セル５ー２及び５ー４を含む入出力セル５ー１〜５ー
５の上方に複数の電源配線２１〜２６が配置されている
場合、未接続の入出力セルを利用して保護回路を構成
し、この電源配線に対して、保護回路を用いるようにす
ればよい。ここで、配線２１には電源電圧Ｖｄｄ１が伝
達され、配線２２には電源電圧Ｖｄｄ２が伝達され、配
線２３には、電源電圧Ｖｄｄ３が伝達され、配線２４に
は接地電圧Ｖｓｓ１が伝達され、配線２５には接地電圧
Ｖｓｓ２が伝達され、配線２６には、接地電圧Ｖｓｓ３
が伝達されているとする。
【００４１】この場合、図１２に示すように、配線２１
と配線２４との間、配線２２と配線２５との間、配線２
３と配線２６との間にそれぞれダイオード２７、２８、
２９を接続するようにすればよい。このダイオード２
７、２８、２９はそれぞれ図１１における未接続の入出
力セル５ー２あるいは５ー４に形成された素子で構成し
たものである。
【００４２】このように、未接続の入出力セルに対して
も他の回路として構成することで、無駄なく使用するこ
とができる。また、多ピン化にもより対応し易くなる。
【００４３】次に、本発明の第２の実施の形態に半導体
装置についてを、図面を用いて以下に説明する。図２
は、第２の実施の形態における半導体装置の一部拡大図
である。各大部分は、図１の符号Ａあるいは図４の符号
Ｂと同様の位置である。
【００４４】図１３において、パッドは、入出力セル５
ー１〜５ー５の近傍に整列配置されるパッド３３ー１、
３３ー３、３３ー５等からなる第１の群と、第１の群よ
り入出力セル５ー１〜５ー５から離れて整列配置される
パッド３３ー２、３３ー４等からなる第２の群から構成
されている。入出力セルの近傍に配置されるパッドとこ
のパッドより入出力セルから離れて配置したパッドとが
交互に配置された、いわゆる千鳥パッド配置となってい
る。図１３においては、一部であるが、第１の群も第２
の群も、半導体チップとしては、図１３に示す以上の数
のパッドが設けられている。このようなパッドは、多ピ
ン化に伴い、パッドを一列に整列配置することが困難な
場合に用いられるものである。
【００４５】図１３の拡大図として、図１３中に符号Ｃ
で示す部分の拡大図を図１４に示す。図１４に示すよう
に、入出力セルの近傍に配置されるパッド３３ー１や３
３ー３と入出力セル５ー１や５ー３との間を接続する配
線３５ー１や３５ー３の配線幅に比べ、パッド３３ー１
や３３ー３より入出力セルから離れて配置したパッド３
３ー２と入出力セル５ー２との間を接続する配線３５ー
２の配線幅は狭くなっている。
【００４６】ここで、配線３５ー１（配線３５ー３も同
様）の配線構造を図１５に配線３５ー２の配線構造を図
１６に模式的に示す。図１５に示すように、配線３５ー
１は多層配線（例えば、３層）構造のうちの１つの層の
メタル配線層（例えば、最下メタル配線層）３９ー１を
用いており、図１６に示すように、配線３５ー２は多層
配線構造のうちの３つの層のメタル配線層３９ー１〜３
９ー３を用いている。
【００４７】図１６におけるｃーｃ’断面部分の構造を
図１７に示す。図１７において、半導体基板４０上に形
成された絶縁層４１上に最下層のメタル配線層３９ー１
が配置されている。中間層のメタル配線層３９ー２は、
絶縁層４２上に形成されている。メタル配線層３９ー１
と中間層のメタル配線層３９ー２とは、絶縁層４２に形
成されたコンタクトホール内に設けられた導電材４６に
より電気的に接続されている。
【００４８】最上層のメタル配線層３９ー３は、絶縁層
４３上に形成されている。メタル配線層３９ー２とメタ
ル配線層３９ー３とは、絶縁層４３に形成されたコンタ
クトホール内に設けられた導電材４７により電気的に接
続されている。メタル配線層３９ー３上には保護用の絶
縁層４４が形成されている。
【００４９】このように、配線幅が狭くなる配線３５ー
２に対しては、多層配線構造の複数配線層で構成するこ
とで、配線３５ー２より配線幅が太い廃線における許容
電流量と同様な許容電流量にすることができる。例え
ば、上記のような１つの配線層から構成される配線３５
ー１の許容電流量を１０ｍＡとすれば、３つの配線層か
ら構成される配線３５ー２の許容電流量は、３倍の３０
ｍＡが見込めることとなる。なお、この場合、各配線層
それぞれの構成については同様なものであるとする。
【００５０】このように、第２の実施の形態において
は、配線幅の狭い配線を多層配線構造の複数の配線層に
て構成しているので、多ピン化に対応し、パッドと入出
力セルとの間の配線で許容される電流量を増やすことが
できる。このため、許容電流量がパッドの第１の群と第
２の群とでバランスがとれ、外部装置との接続におい
て、許容電流量によるパッドでの制約が無くなる。よっ
て、配線の自由度を向上することができる。
【００５１】以上、本発明についてを詳細に説明した
が、本発明は上記実施の形態のものに限られるものでは
ない。
【００５２】例えば、第１の実施の形態のパッドのレイ
アウトを第２の実施の形態の千鳥パッドに対して適用し
てもよい。また、第１の実施の形態では、５つの入出力
セルに３つのパッドを設けるものを例に説明したが、こ
れに限らず、入出力セルの幅とパッドの配置間隔との最
小公倍数に基づいて、他の数での組み合わせも当然あり
得るものである。
【００５３】また、図６〜図９では、１個〜４個の入出
力セルが余った場合を説明したが、５個以上の入出力セ
ルが余る場合においても、同様に追加のパッドを設けて
対応することが可能である。
【００５４】また、第２の実施の形態において、配線層
として３つの配線層を用いて説明したが、２つの配線層
でも、また、３つ以上の配線層でもよい。また、配線幅
の太い配線側も１つの配線層で構成することに限らな
い。つまり、配線幅の太い配線よりも、多くの配線層に
て配線幅の狭い配線を構成すれば、第２の実施の形態の
発明の効果を得ることができる。
【００５５】また、上記実施の形態においては、ゲート
アレイを例に説明したが、他のＡＳＩＣや、複数の入出
力回路素子領域と複数のパッドとが整列配置されるよう
な半導体装置であれば、本発明は適用可能である。
【００５６】
【発明の効果】以上、詳細に説明したように、本発明
は、容易かつ短時間でユーザーの要求に対応する半導体
装置を提供することができる。
【００５７】また、本発明は、上記目的をコストを低減
して実現することができる。
【００５８】また、本発明は、上記目的を、入出力セル
を可能な限り有効に使用して実現することができる。
【００５９】また、本発明は、多ピン化に対応し、パッ
ドと入出力セルとの間の配線で許容される電流量を増や
して、配線の自由度を向上した半導体装置を提供するこ
とがでる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す半導体装置の
上面図である。
【図２】入出力セルの構成を示す図である。
【図３】図１の一部拡大図である。
【図４】本発明の第１の実施の形態における他の半導体
装置の上面図である。
【図５】図４の一部拡大図である。
【図６】図１における余った入出力セルの第１の使用例
を示す図である。
【図７】図１における余った入出力セルの第２の使用例
を示す図である。
【図８】図１における余った入出力セルの第３の使用例
を示す図である。
【図９】図１における余った入出力セルの第４の使用例
を示す図である。
【図１０】図１における未接続の入出力セルを示す図で
ある。
【図１１】図１における未接続の入出力セルの活用例を
示す図である。
【図１２】図１１における未接続の入出力セルを保護回
路として活用した状態を示す回路図である。
【図１３】本発明の、第２の実施の形態を示す半導体装
置の一部拡大図である。
【図１４】図１３の一部拡大図である。
【図１５】図１４における配線３５ー１の構成を示す図
である。
【図１６】図１４における配線３５ー２の構成を示す図
である。
【図１７】図１６におけるｃーｃ’断面部分の構造を示
す図である。
【符号の説明】
３ パッド ５ 入出力セル ７ 主要回路形成領域 １０、２０ 半導体チップ ２１〜２６ 電源配線 ２７、２８、２９ ダイオード ３５ 配線 ３９ 配線層

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 所定の間隔をもって配置された複数のパ
    ッドと、それぞれ入出力回路形成用の素子を有し、前記
    複数のパッドのいずれかの前記素子と接続される、複数
    の入出力セルとを有する半導体装置において、 前記複数のパッドの配置方向における入出力セル形成領
    域の幅は前記複数のパッドの配置間隔より狭く、（前記
    入出力セル形成領域の幅と前記パッドの配置間隔との最
    小公倍数）÷（前記パッドの配置間隔）に相当する数の
    パッドのそれぞれを、（前記入出力セル形成領域の幅と
    前記パッドの配置間隔との最小公倍数）÷（前記入出力
    セル形成領域の幅）に相当する数の入出力セルのいずれ
    かの素子と接続していることを特徴とする半導体装置。
  2. 【請求項２】 請求項１記載の半導体装置において、前
    記パッド及び前記入出力セルはそれぞれ前記半導体装置
    の所定の辺に沿って配置され、この辺における複数の入
    出力セルの数を（前記入出力セル形成領域の幅と前記パ
    ッドの配置間隔との最小公倍数）÷（前記入出力セル形
    成領域の幅）に相当する数で割った際の余りに相当する
    入出力パッドに対してもパッドを設けることを特徴とす
    る半導体装置。
  3. 【請求項３】 請求項１または請求項２に記載の半導体
    装置において、前記複数のパッドと未接続の入出力セル
    を高駆動ドライバとして用いることを特徴とする半導体
    装置。
  4. 【請求項４】 請求項１または請求項２に記載の半導
    体装置において、前記複数のパッドと未接続の入出力セ
    ルを保護回路として用いることを特徴とする半導体装
    置。
  5. 【請求項５】 請求項４記載の半導体装置において、
    前記複数の入出力セル領域上に複数の電源配線を配置
    し、該複数の電源配線に対して前記保護回路を用いるこ
    とを特徴とする半導体装置。
  6. 【請求項６】 所定の間隔をもって配置された複数の
    パッドと、それぞれ入出力回路形成用の素子を有し、前
    記複数のパッドのいずれかの前記素子と接続される、複
    数の入出力セルとを有する半導体装置において、 前記複数のパッドは、前記入出力セルの近傍に配置され
    る第１の群と、該第１の群より入出力セルから離間して
    配置される第２の群とからなり、前記第２の群における
    入出力セルとパッドとの間を接続する配線は多層配線構
    造を有することを特徴とする半導体装置。
  7. 【請求項７】 請求項７記載の半導体装置において、
    前記第２の群における入出力セルとパッドとの間を接続
    する配線の幅は前記第１の群における入出力セルとパッ
    ドとの間を接続する配線の幅より狭いことを特徴とする
    半導体装置。
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