JP2830781B2 - マスタスライス型ゲートアレイ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスタスライス型ゲー
トアレイに関し、特に１つの基板上で電位が相互に異な
る複数種類の電源を供給することを可能にしたマスタス
ライス型ゲートアレイに関する。

【０００２】

【従来の技術】図４を参照して従来技術を説明する。同
図は、特開平５ー１０２４４１号公報に提案された、電
位が相互に異なる複数種類の電源の供給を可能にしたマ
スタスライス型ゲートアレイの例である。符号１３ａは
パッド領域を示し、該パッド領域１３ａには、外部との
インターフェイスを目的とするインターフェイスバッフ
ァに接続された信号用パッド及びゲートアレイに電源を
供給する電源用パッドが多数形成されている。各電源用
及び接地用パッドからは夫々、コンタクトホール１８
ａ、１８ｂ、１８ｃ及び１８ｄを経由して、主電源ライ
ン１７ａ、１７ｃ及び主接地ライン１７ｂ、１７ｄが、
内部ゲート領域１６ａに向かって延びている。各主電源
ライン１７ａ、１７ｃ及び主接地ライン１７ｂ、１７ｄ
は、何れも第１層のアルミ配線層として形成されてお
り、第１の主電源ライン１７ａ及び第２の主電源ライン
１７ｃは夫々、相互に異なる第１及び第２の電位に設定
される。

【０００３】内部ゲート領域１６ａには基本セル２０が
マトリクス状に配列されており、各基本セル２０に電源
を供給する、第２層の配線層から成る電源供給ライン１
４ａ、１５ａ及び対応する接地ライン１４ｂ、１５ｂ
が、各基本セル２０の列に沿って相互に平行に配置され
ている。第２層の電源供給ライン１４ａ１５ａ及び接地
ライン１４ｂ、１５ｂは、夫々コンタクトホール１８
ｅ、１８ｆ、１８ｇ、１８ｈを介して第１層の主電源ラ
イン１７ａ、１７ｃ及び主接地ライン１７ｂ、１７ｄに
接続されている。かかる構成により、内部ゲート領域の
各基本セル及びその周囲領域に配置されるバッファ回路
には、夫々に適した電源電圧が供給される。

【０００４】

【発明が解決しようとする課題】マスタスライス型ゲー
トアレイは、その種類がますます多様化しており、各基
本セルに供給する電源電圧も多様化している。例えば、
一部の回路に低電圧の電源を供給することで、半導体装
置全体の消費電力を削減する努力も試みられている。こ
こで、上記提案されたマスタスライス型ゲートアレイで
は、各電源供給ライン及び対応する接地ラインの延びる
方向によって、各基本セルに供給する電源に一定の制約
が生じるという問題がある。

【０００５】上記に鑑み、本発明は、マスタスライス型
ゲートアレイの電源ラインを改良し、もって多様化した
電源供給の要請に応えることが出来るマスタスライス型
ゲートアレイを提供することを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の基本セルがマトリクス状に配列さ
れた内部ゲート領域を備えるマスタスライス型ゲートア
レイにおいて、前記基本セルの配列に沿って相互に平行
に配置される複数の電源供給ラインを第１の配線層に備
え、少なくとも１つの前記電源供給ラインは前記基本セ
ルの配置に従って延長方向に２以上に分割されて分割電
源供給ラインを形成しており、該分割電源供給ラインの
夫々は、第２の配線層に形成された少なくとも２つの電
源ラインの何れかに接続されることを特徴とする。

【０００７】ここで、本発明における電源供給ライン、
電源ライン、主電源ライン等の材料には特に限定はな
く、従来からこの種の目的に利用されているいかなる材
料も使用できる。

【０００８】また、第１の配線層及び第２の配線層は夫
々、特に、その製造時に形成される順番としての配線第
１層及び配線第２層の意味を表わすものではなく、単に
１つの配線層及び他の配線層を示すものである。従っ
て、第１の配線層及び第２の配線層のいずれが上層又は
下層であってもよい。

【０００９】本発明における基本セルは、好ましくは、
各基本セル又は基本セル群毎にバックゲート拡散領域が
電気的に分離される。

【００１０】

【作用】本発明のマスタスライス型ゲートアレイの好適
な態様では、内部セル領域と入出力回路との間に配置さ
れる、相互に異なる電位を供給可能な複数の主電源ライ
ン及び主接地ラインを例えば配線第１層の配線層として
有し、これらはチップの周囲を回る周回電源配線及び周
回接地配線として構成される。配線第２層として構成さ
れ、基本セルの例えば列方向に延びる電源ライン及び対
応する接地ラインの１本が、基本セルの例えば２列毎に
配置される。各基本セルに直接に電源を供給する電源供
給ライン及びこれに対応する接地ラインは、何れも配線
第１層の配線層として形成され、列方向に延びる電源ラ
インとは直交して行方向に延び、基本セルの各行毎に夫
々１本の電源ライン及びこれに対応する接地ラインが配
設される。

【００１１】行方向に延びる各電源供給ライン及びこれ
に対応する接地ラインの少なくとも１つは、ゲートアレ
イに要求される機能に従って、任意数の基本セル毎に行
方向に分割されて、夫々分割電源供給ライン及び分割接
地ラインを構成する。各分割電源供給ライン及び分割接
地ライン、並びに、分割されない電源供給ライン及び接
地ラインは、夫々、対応するコンタクトホールを介し
て、配線第２層の電源ライン及びこれに対応する接地ラ
インに接続される。内部セル領域に配列された基本セル
のバックゲート拡散領域は、基本セル毎にあるいは基本
セル群毎に予め相互に電気的に分離されており、電源供
給ライン及び対応する接地ラインの任意の分割に対応し
ている。

【００１２】ここで、複数の接地ラインを各電源ライン
に対応して設ける上記構成に代えて、各電源ラインに共
通の１つの接地ラインを設けることも出来る。

【００１３】

【実施例】本発明の一実施例を示す図１及び図２を参照
して、本発明のマスタスライス型ゲートアレイについ
て、更に詳細に説明する。図２は、このマスタスライス
型ゲートアレイのチップ上の配置を模式的に示す平面図
であり、図１は図２の一部を示す平面図で、電源ライン
の接続及び内部ゲート領域の配置を例示する平面図であ
る。

【００１４】図２において、半導体チップ１０ａには、
周囲領域を成すパッド領域１１ａがチップ外周部分に配
置され、その内側に内部ゲート領域５ｃが配置される。
パッド領域１１ａと内部ゲート領域５ｃとの間には、周
回配線として形成された、配線第１層を形成する２種類
の主電源ライン３ｃ、４ｃ及び夫々に対応する主接地ラ
イン３ｄ、４ｄが、周回電源配線及び周回接地配線とし
て順次に配置される。一方の周回電源ライン３ｃと、こ
れに対応する周回接地ライン３ｄとの間には、例えば、
５Ｖの電圧が印加され、他方の周回電源ライン４ｃと、
これに対応する周回接地ライン４ｄとの間には、例え
ば、３．３Ｖの電圧が印加される。

【００１５】図１において、各周回電源ライン３ｃ、４
ｃ及び対応する周回接地ライン３ｄ、４ｄ、並びに、内
部ゲート領域に配置された配線第２層を成す電源ライン
３ａ、４ａ及び対応する接地ライン３ｂ、４ｂは、何れ
もアルミ配線層として形成されている。内部ゲート領域
の各電源ライン３ａ、４ａ及び各接地ライン３ｂ、４ｂ
は、２列の基本セル２０毎に１本の電源ライン又は接地
ラインが交互に配置される。各電源ライン３ａ、４ａ及
び対応する各接地ライン３ｂ、４ｂは夫々、対応するコ
ンタクトホール１９ａ、１９ｃ、１９ｂ、１９ｄを介し
て、その上層の周回電源ライン３ｃ、４ｃ及び周回接地
ライン３ｄ、４ｄに接続されている。

【００１６】内部ゲート領域の基本セル２０の各行毎
に、各１本の電源供給ライン及びこれに対応する接地ラ
インが、相互に対をなして行方向に延びている。電源供
給ライン１ａ、２ａ、２ｃ及び夫々に対応する接地ライ
ン１ｂ、２ｂ、２ｄは、図示の例では、１つの行の分割
電源供給ライン１ａ、２ａ及び接地ライン１ｂ、２ｂ
が、配線パターン形成時に分割されて分割電源供給ライ
ン及び分割接地ラインを形成し、他の行の電源供給ライ
ン及び接地ラインは、配線パターン形成時に１本の電源
供給ライン及び接地ラインラインとして形成される。

【００１７】各電源供給ライン１ａ、２ａ、２ｃ及び分
割接地ライン１ｂ、２ｂ、２ｄは、何れもアルミ配線第
１層として形成されており、配線第２層を成す電源ライ
ン３ａ又は４ａの何れか及び対応する接地ライン３ｂ、
４ｂの何れかと、夫々コンタクトホール６ａ、７ａ、６
ｂ、７ｂを介して接続される。

【００１８】基本セルは、図示の例では、一方の基本セ
ル群５ａと他方の基本セル群５ｂとから成り、一方の基
本セル群５ａの各基本セル２０は、コンタクトホール８
ａ、８ｂを介して分割電源供給ライン１ａ及び対応する
分割接地ライン１ｂに接続され、これらを経由して第１
の電源ライン３ａ及び対応する接地ライン３ｂに接続さ
れる。また、他方の基本セル群５ｂの各基本セル２０
は、コンタクトホール９ａ、９ｂを介して分割電源供給
ライン及び対応する分割接地ライン２ａ、２ｂ、２ｃ、
２ｄに接続され、これらを経由して第２の電源ライン４
ａ及び対応する接地ライン４ｂに接続される。

【００１９】上記構成により、基本セル群５ａ内の各基
本セル２０には例えば５Ｖの電源が供給され、また、基
本セル群５ｂ内の各基本セル２０には例えば３．３Ｖの
電源が供給される。２つの基本セル２０から成る基本セ
ル対５ａ、５ｂのバックゲート拡散領域は、隣接する基
本セル対のバックゲート拡散領域と電気的に分離され
る。これにより、各基本セル対毎に電位が異なる任意の
電源接続が行われても、隣接する基本セル対間で電源の
混触が生じないように予め考慮されている。なお、この
電気的分離の単位は、各基本セルに供給する電源のパタ
ーンを考慮して、１以上の任意数に定めることが出来
る。

【００２０】分割電源供給ラインの各分割位置は、基本
セル対の境界位置に対応している。実際にどの位置で分
割するかは、マスタスライス型ゲートアレイの用途に応
じた配線パターンの設計に際して定められる。従って、
例えば５Ｖ作動の基本セルと３．３Ｖ作動の基本セルと
がどのようなパターンで配置されても、これに対応する
ゲートアレイを、パターニングにより形成することが出
来る。

【００２１】本発明を、周波数が相互に異なる２系統の
クロックラインからクロック信号を受けるマスタスライ
ス型ゲートアレイに適用することが出来る。例えば、周
波数が高い一方のクロックラインで制御される基本クロ
ック群に低電圧の電源を供給し、周波数が低い他方のク
ロックラインに制御される基本クロック群に高電圧の電
源を供給する。これにより、高い周波数で制御される基
本クロック群における消費電力を低減する。この場合、
電源種別をどのように複雑に区分けする場合でも、ある
位置の基本セルに何れの電源を供給するかは、その配線
パターンの設計の際に、電源供給ラインの分割位置の選
択及びその分割電源供給ラインを接続する電源ラインの
選択により容易に定められる。

【００２２】図３は、本発明の第２の実施例のマスタス
ライス型ゲートアレイの構成を示す部分平面図である。
図３では、内部ゲート領域以外の部分は図示を省略して
いるが、その省略部分は図１の構成と同様である。ま
た、半導体チップの構成も図２に示したものと同じであ
る。

【００２３】本実施例のマスタスライス型ゲートアレイ
では、先の実施例と同様に、配線第２層を成す複数の電
源ライン及び対応する接地ラインが列方向に沿って延
び、他方、配線第１層を成す電源供給ライン及び対応す
る接地ラインが行方向に沿って延びる。各電源供給ライ
ン及び対応する接地ラインは、基本構造としては、何れ
も基本セル対毎に分割されており、実際の配線パターン
の設計に際して、必要に応じてその分割部分がマスク上
で修正される。

【００２４】例えば、図示の５ｅ部分を１つの基本セル
群として、これに他の基本セル群５ｄとは別の電源を供
給することを考える。この場合、分割電源供給ライン１
２ａを図示で左方向に延長し、第１の電源ライン３ｄの
下方部分まで延ばす。同時に、配線第１層と配線第２層
とをつなぐコンタクトホールにより、配線第２層の電源
ライン３ｄと延長した配線第１層の分割電源供給ライン
１２ａとを接続する。同様に、対応する分割接地ライン
１２ｇを図示で右方向に延長して接地ライン３ｅと接続
する。

【００２５】その他の基本セル群５ｄには共通の電源を
供給する。この場合、マスクパターンを利用したパター
ニングにより、共通の電源が供給される基本セル群５ｄ
の各分割電源供給ライン１２ｂ、１２ｃ、１２ｄ、１２
ｅ、１２ｆ及び対応する接地ライン１２ｈ、１２ｉ、１
２ｊ、１２ｋ、１２ｌを、夫々行方向に延長して、隣接
する分割電源供給ライン及び対応する接地ラインに夫々
接続する。これと同時に、配線第１層及び第２層を接続
するコンタクトホールにより、相互接続された分割電源
供給ライン及び対応する接地ラインを、電源ライン４ｄ
及び接地ライン４ｅに夫々接続する。この接続は、何れ
か１ヵ所でもよく、あるいは、対応する全ての電源ライ
ン及び接地ラインに接続してもよい。

【００２６】本実施例の場合の最終的な構成は、図１に
示したものと同様になる。一方の電源配線３ｄは、図１
と同様に、周回電源配線３ｃと接続され、また、他方の
電源配線４ｄは同様に周回電源配線４ｃと接続される。
図２において、周回電源配線３ｃ及び４ｃには、パッド
領域１１ａ内の電源パッドを介して相互に異なる電源電
圧が供給される。これにより、電源配線３ｄと４ｄとは
異なる電源電圧に設定される。また、接地ライン３ｅ及
び４ｅはそれぞれ、同様に周回接地配線３ｄ及び４ｄに
接続される。

【００２７】上記実施例１及び２では、何れも、接地配
線を第１の電源ライン及び第２の電源ラインに対応して
別に設けた例を示したが、この構成に代えて、双方の電
源ラインに共通の接地配線を設けることも可能である。
その場合には、図２に示した接地配線３ｄ、４ｄの一方
を削除して１本にまとめることが出来る。これに伴っ
て、接地配線は、分割電源供給ラインの電源種類に対応
して基本セル毎に分割することを要しない。

【００２８】また、上記の実施例１及び２では、何れも
２つの異なる電源電圧を供給する場合を例として説明し
たが、周回電源配線及び対応する電源ラインの本数、並
びに電源供給ラインの分割数を増やすことにより、２種
類以上任意の数の異なる電源の供給も可能となる。

【００２９】以上、本発明をその好適な実施例に基づい
て説明したが、本発明のマスタスライス型ゲートアレイ
は、上記実施例の構成にのみ限定されるものではなく、
上記実施例の構成から種々の修正及び変更を加えたもの
も本発明のマスタスライス型ゲートアレイに含まれる。

【００３０】

【発明の効果】本発明のマスタスライス型ゲートアレイ
は、基本セルに電源を直接に供給する電源供給ライン
を、配線パターンの形成時に基本セル又は基本セル群毎
に分割できる構造とし、これにより得られた分割電源供
給ラインを所望の電源ラインに接続できる構造としたの
で、各基本セルへの電源の供給に自由度が高まり、本発
明は、低消費電力の半導体装置を供給することが特に容
易なマスタスライス型ゲートアレイを提供した顕著な効
果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例のマスタスライス型ゲー
トアレイの要部構造を示す平面図。

【図２】本発明の第１及び第２の実施例のマスタスライ
ス型ゲートアレイのチップ平面図。

【図３】本発明の第２の実施例のマスタスライス型ゲー
トアレイの要部構造を示す平面図。

【図４】従来のマスタスライス型ゲートアレイの要部平
面図。

【符号の説明】

１ａ、２ａ、２ｃ、１２ａ〜１２ｆ 分割電源供給ライ
ン １ｂ、２ｂ、２ｄ、１２ｇ〜１２ｌ 接地ライン ３ａ、３ｄ、４ａ、４ｄ、１４ａ、１４ｂ 電源ライ
ン ３ｂ、３ｅ、４ｂ、４ｅ、１５ａ、１５ｂ 接地ライ
ン ５ａ、５ｂ、５ｄ 基本セル群 ６ａ、６ｂ、７ａ、７ｂ、８ａ、８ｂ コンタクトホー
ル ９ａ、９ｂ コンタクトホール ３ｃ、４ｃ 周回電源配線（主電源配線） ３ｄ、４ｄ 周回接地配線（主電源配線） ５ｃ 内部ゲート領域 １０ａ 半導体チップ １１ａ パッド領域 ２０ 基本セル

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 第１配線層で第１の方向に互いに平行に
   配置された第１の電源電位を供給する第１の電源ライン
   と接地電位を供給する第１の接地ラインと第２の電源電
   位を供給する第２の電源ラインと接地電位を供給する第
   ２の接地ラインとの間に、マトリックス状に配置された
   複数の基本セルを有するマスタースライス型ゲートゲー
   トアレイにおいて、 前記第１、第２の電源ライン及び前記第１、第２の接地
   ラインの何れかとコンタクトを介して接続され前記第１
   の方向と直行する方向に延在する第２配線層の電源供給
   ラインを備え、該電源供給ラインを介して前記第１の電
   源ラインと第１の接地ライン間の第１電源電圧又は前記
   前記第２の電源ラインと第２の接地ライン間の第２電源
   電圧の何れかを選択して前記基本セルに供給するもので
   あって、前記電源供給ラインの延在方向に沿い、且つ、
   前記第１、第２の電源ライン及び前記第１、第２の接地
   ラインで区切られた前記基本セルの列毎に前記第１電源
   電圧又は前記第２電源電圧を供給することを特徴とする
   マスタスライス型ゲートアレイ。
2. 【請求項２】 前記第１、第２の電源ライン及び前記第
   １、第２の接地ラインで区切られた前記基本セルの列毎
   に前記第１電源電圧を供給する電源供給ラインと前記第
   ２電源電圧を供給する電源供給ラインとが同一延長線上
   で分離されていることを特徴とする請求項１に記載のマ
   スタスライス型ゲートアレイ。
3. 【請求項３】 前記基本セルをマトリックス状に配置し
   た内部ゲート領域の周囲部分に配置される入出力回路領
   域と、該入出力回路領域と前記内部ゲート領域との間に
   配置され前記第１、第２の電源ライン及び前記第１、第
   ２の接地ラインの夫々に接続される複数の主電源ライン
   とを備えることを特徴とする請求項１又は２に記載のマ
   スタスライス型ゲートアレイ。
4. 【請求項４】 前記第１、第２の接地ラインが共通の前
   記主電源ラインに接続されていることを特徴とする請求
   項３に記載のマスタースライス型ゲートアレイ。
5. 【請求項５】 前記基本セルのバックゲート拡散領域が
   基本セル又は基本セル群毎に電気的に分離されることを
   特徴とする請求項１、２、３又は４の何れかに記載のマ
   スタースライス型ゲートアレイ。