JPH10163458A - クロックドライバ回路及び半導体集積回路装置 - Google Patents

クロックドライバ回路及び半導体集積回路装置

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JPH10163458A
JPH10163458A JP8319746A JP31974696A JPH10163458A JP H10163458 A JPH10163458 A JP H10163458A JP 8319746 A JP8319746 A JP 8319746A JP 31974696 A JP31974696 A JP 31974696A JP H10163458 A JPH10163458 A JP H10163458A
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macro cell
line
clock signal
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Takenobu Iwao
剛宜 岩男
Nobuyuki Ikeda
信之 池田
Yoshio Yokota
美穂 横田
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Abstract

(57)【要約】 【課題】 ドライブ能力が高く、クロックスキューの低
いクロックドライバ回路を得る。 【解決手段】 半導体基板１のセル領域２における複数
のマクロセル配置領域９は第２の方向に３分割される。
各分割領域に対応して基本回路１４ａ〜１４ｃが配置さ
れる。各基本回路において、第１の共通線１６はクロッ
ク入力ドライバ１１の出力ノードにクロック出力線１７
を介して接続される。複数のプリドライバ１５(1)〜１
５(n)は入力ノードＩＮが第１の共通線１６に、出力ノ
ードＯＵＴが第２の共通線１８に接続される。複数のメ
インドライバ１９(1)〜１９(m)は入力ノードＩＮが第２
の共通線１８に、出力ノードＯＵＴが第３の共通線２０
に接続される。第３の共通線２０は各基本回路１４ａ〜
１４ｃに対して共通に設けられた複数のクロック信号供
給線２１(1)〜２１(s)に接続される。複数のクロック信
号供給線２１(1)〜２１(s)はクロック信号を必要とする
内部回路２０のクロック入力ノードに接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Embeded Cell Array）等の半導体集積回
路装置に係り、特に、この半導体集積回路装置に設けら
れるクロックドライバ回路に関するものである。
【０００２】
【従来の技術】例えば、ゲートアレイ、ＥＣＡ等の半導
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする内部
回路となるマクロセルとが、内部領域（コア領域）に複
数配置されており、上記複数の内部回路に対してクロッ
ク信号を供給ためのクロックドライバ回路が設けられて
いるものである。
【０００３】近年、このような半導体集積回路装置は、
大規模化及び高速化が要求されてきており、半導体集積
回路装置に配置される内部回路の数が増大するととも
に、各内部回路にクロック信号を効率よく、しかも、ク
ロックスキューを小さくすることが提案されつつある。
図１２は、このような考え方に基づき提案されたもので
あり、例えば、特開平７−１４９９４号公報に示された
ものである。
【０００４】図１２において、１００は内部集積回路群
（コア領域）１０１と周辺回路群（バッファ領域）１０
２とを有する半導体基板、１０３は対向して配置される
上記周辺回路群１０２の一方の側の領域に設けられ、基
準信号（クロック信号）を増幅する第１の信号駆動回路
（クロック入力ドライバ）、１０４は一方の側と隣接
し、各々対向して配置される上記周辺回路群１０２の他
方の側の領域であって、上記周辺回路群１０２に隣接す
る上記内部集積回路群１０１の両端領域に設けられる複
数の第２の信号駆動回路（コラムドライバ）、１０５は
これら第１及び第２の信号駆動回路１０３及び１０４と
を接続する第１の信号配線、１０６は上記第２の信号駆
動回路１０４と内部集積回路群１０１とを接続する第２
の信号配線である。
【０００５】このように構成されたものにおいては、第
１の信号駆動回路１０３により基準信号が増幅される
と、第１の信号駆動回路１３から見て対称的に配線され
た第１の信号線１０５を介して複数の第２の信号駆動回
路１０４に基準信号を供給することが可能となる。複数
の第２の信号駆動回路１０４は基準信号を増幅し、櫛形
状に配線された第２の信号配線１０６に均一の基準信号
を供給することが可能となる。これにより、内部信号集
積回路群１０１に到達する基準信号のバラツキを抑える
ことが可能となり、信号遅延量が低減された基準信号、
つまりクロックスキューが低減された基準信号に基づい
て内部集積回路群１１により、各種信号処理を行わせる
ことが可能となる。
【０００６】また、上記のような半導体集積回路装置に
あって、半導体基板の面積を増加させることなく、レイ
アウトの容易な高ドライブ能力のクロックドライバ回路
を設けることも提案されつつある。図１３は、このよう
な考え方に基づき提案されたものであり、例えば、特開
平６−２３６９２３号公報に示されたものである。
【０００７】図１３において、２０１は半導体基板にお
けるマクロセル配置領域、２０２ａは電源電位ＶDDを与
える電源線で、第２層アルミニウム配線からなり、上記
マクロセル配置領域２０１に対して垂直に形成されてい
る。２０２ｂは接地電位ＧＮＤを与える接地線で、第２
層アルミニウム配線からなり、上記マクロセル配置領域
２０１に対して垂直に、かつ、上記電源線２０２ａに平
行に形成され、上記電源線２０２ａとで給電ラインを構
成している。２０３ａは上記マクロセル配置領域の図示
上側に位置し、上記電源線２０２ａとスルーホール２０
４ａで接続される電源線で、第１層アルミニウム層から
なる。２０３ｂは上記マクロセル配置領域の図示下側に
位置し、上記接地線２０２ｂとスルーホール２０４ｂで
接続される接地線で、第１層アルミニウム層からなる。
【０００８】２０５は上記給電ラインの下に位置し、上
記マクロセル配置領域に配置されたドライバ回路等の機
能を持ったマクロセル、２０６はこのマクロセル２０５
へ信号を入力するために上記マクロセル２０５の入力ノ
ードとスルーホール２０７で接続された入力信号線で、
第２層アルミニウム配線からなり、上記電源線２０２ａ
と上記接地線２０２ｂとの間にこれら電源線２０２ａと
接地線２０２ｂと平行に配置されている。２０８は上記
マクロセル２０５から信号出力するために上記マクロセ
ル２０５の出力ノードとスルーホール２０８で接続され
た出力信号線で、第２層アルミニウム配線からなり、上
記電源線２０２ａと上記接地線２０２ｂとの間にこれら
電源線２０２ａと接地線２０２ｂと平行に配置されてい
る。
【０００９】このように構成された半導体集積回路装置
においては、電源線２０２ａ及び接地線２０２ｂからな
る給電ラインの下に、ドライバ回路等の機能を持ったマ
クロセル２０５が配置されているため、マクロセル２０
５への給電が容易であるとともに、マクロセル２０５の
占有面積を小さくすることができる。
【００１０】
【発明が解決しようとする課題】しかるに、さらなる大
規模化及び高速化される半導体集積回路装置が要望され
るに従い、ドライブ能力がさらに高く、クロックスキュ
ーのさらに小さいクロックドライバ回路が要望されてい
る。この発明は上記した点に鑑みてなされたものであ
り、クロック信号を必要とする複数の内部回路に対して
ドライブ能力が高く、クロックスキューの小さいクロッ
クドライバ回路を得ることを目的とするものである。ま
た、第２の目的は、クロック信号を必要とする複数の内
部回路に対して与えられるクロック信号のクロックスキ
ューが小さい、例えばゲートアレイ、ＥＣＡ等の半導体
集積回路装置を得ることである。第３の目的は、クロッ
ク信号を必要とする複数の内部回路に対して与えられる
クロック信号のクロックスキューが小さい、このクロッ
ク信号を与えるためのクロックドライバ回路を、他のマ
クロセルに対する占有面積を減少させずにセル配置領域
に設けられる、例えばゲートアレイ、ＥＣＡ等の半導体
集積回路装置を得ることである。
【００１１】
【課題を解決するための手段】この発明の第１の発明に
係るクロックドライバ回路は、半導体基板の一主面に形
成され、クロック信号を必要とする複数の内部回路と、
半導体基板の一主面上に形成され、それぞれに複数の内
部回路のうちの所定の内部回路のクロック入力ノードが
電気的に接続される複数のクロック信号供給線と、それ
ぞれが、受けたクロック信号を増幅して複数のクロック
信号供給線にクロック信号を与える複数の基本回路とを
備え、各基本回路は、半導体基板の一主面上に形成さ
れ、クロック信号を受ける第１の共通線と、半導体基板
の一主面に形成され、第１の共通線に入力ノードが電気
的に接続される複数のプリドライバと、半導体基板の一
主面上に形成され、複数のプリドライバの出力ノードが
電気的に接続される第２の共通線と、半導体基板の一主
面に形成され、第２の共通線に入力ノードが電気的に接
続される複数のメインドライバと、半導体基板の一主面
上に形成され、複数のメインドライバの出力ノード及び
複数のクロック信号供給線が電気的に接続される第３の
共通線とを設けたものである。
【００１２】この発明の第２の発明に係る半導体集積回
路装置は、半導体基板の一主面に形成され、クロック信
号を必要とする複数の内部回路と、半導体基板の一主面
上に第２の方向に沿った直線上に配置されるとともに、
互いに平行に配置され、それぞれに複数の内部回路のう
ちの所定の内部回路のクロック入力ノードが電気的に接
続される複数のクロック信号供給線と、半導体基板の一
主面に第２の方向に沿って配置され、それぞれが、受け
たクロック信号を増幅して複数のクロック信号供給線に
クロック信号を与える複数の基本回路とを備え、基本回
路は、半導体基板の一主面上に上記第２の方向と直交す
る第１の方向に沿った直線上に配置され、クロック信号
を受ける第１の共通線と、半導体基板の一主面に第１の
方向に沿って互いに所定間隔を有して形成され、第１の
共通線に入力ノードが電気的に接続される複数のプリド
ライバと、半導体基板の一主面上に第１の方向に沿った
直線上に配置され、複数のプリドライバの出力ノードが
電気的に接続される第２の共通線と、半導体基板の一主
面に第１の方向に沿って互いに所定間隔を有して形成さ
れ、第２の共通線に入力ノードが電気的に接続される複
数のメインドライバと、半導体基板の一主面上に第１の
方向に沿った直線上に配置され、複数のメインドライバ
の出力ノード及び複数のクロック信号供給線が電気的に
接続される第３の共通線とを設けたものである。
【００１３】この発明の第３の発明に係る半導体集積回
路装置は、電極対とその両側に位置するＮ型拡散領域及
びＰ型拡散領域とによって基本セルが第２方向に沿って
配置されるマクロセル配置領域が第１の方向に沿って複
数配置される半導体基板を有し、半導体基板の各マクロ
セル配置領域に、隣接する所定数の基本セルによって構
成される論理回路となる第１のマクロセルが配置される
とともに、半導体基板の複数のマクロセル配置領域の２
以上の所定数のマクロセル配置領域それぞれに、隣接す
る所定数の基本セルによって構成され、クロック信号を
必要とする内部回路となる第２のマクロセルが配置され
るものにおいて、第２のマクロセルがそれぞれ配置され
る数のマクロセル配置領域それぞれに対応して第２の方
向に沿った直線上に配置され、対応したマクロセル配置
領域に配置された第２のマクロセルである内部回路のク
ロック入力ノードが電気的に接続される複数のクロック
信号供給線を備え、半導体基板の複数のマクロセル配置
領域は、上記第２の方向に複数分割され、各分割された
領域に対応して基本回路が配置され、基本回路は、対応
した分割領域において、半導体基板の複数のマクロセル
配置領域の２以上の所定数のマクロセル配置領域のそれ
ぞれに、隣接する所定数の上本セルによって構成され、
それぞれが同一直線上に配置される複数のプリドライバ
と、対応した分割領域において、半導体基板の複数のマ
クロセル配置領域の、複数のプリドライバが配置される
マクロセル配置領域以外の２以上の所定数のマクロセル
配置領域のそれぞれに、隣接する所定数の基本セルによ
って構成され、それぞれが複数のプリドライバが配置さ
れる同一直線上に配置される複数のメインドライバと、
各分割された領域に対応して、対応した分割領域に配置
される複数のプリドライバ及び複数のメインドライバ上
に位置する第１の方向に沿った直線上に配置されるとと
もに、対応した分割領域に配置される複数のプリドライ
バの入力ノードに電気的に接続される第１の共通線と、
対応した分割領域に配置される複数のプリドライバ及び
複数のメインドライバ上に位置する第１の方向に沿った
直線上に配置されるとともに、対応した分割領域に配置
される複数のプリドライバの出力ノード及び対応した分
割領域に配置される記複数のメインドライバの入力ノー
ドに電気的に接続される第２の共通線と、対応した分割
領域に配置される複数のプリドライバ及び複数のメイン
ドライバ上に位置する第１の方向に沿った直線上に配置
されるとともに、対応した分割領域に配置される複数の
メインドライバの出力ノードに電気的に接続されるとと
もに、複数のクロック信号供給線に電気的に接続される
第３の共通線とを設けたものである。
【００１４】
【発明の実施の形態】
実施の形態１．以下にこの発明の実施の形態１を図１な
いし図８を用いて説明する。まず始めに、この発明の実
施の形態１が適用される、例えば、ゲートアレイ又はＥ
ＣＡ等の半導体集積回路装置の半導体基板及びマスター
チップについて図１及び図２に基づいて説明する。
【００１５】図１に示すように、半導体基板１は一主面
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。
【００１６】また、半導体基板１のセル領域２の一主面
には、図２に示すように、各電極対群の第１の電極４に
対応して第２の方向に沿って配置される複数のＮ型拡散
領域６が形成されるとともに、各電極対群の第２の電極
５に対応して第２の方向に沿って配置される複数のＰ型
拡散領域７が対応した上記複数のＮ型拡散領域６と第１
の方向に沿って配置、形成される。
【００１７】第１の電極４とその両側に位置するＮ型拡
散領域６とによってＮ型ＭＯＳトランジスタが構成さ
れ、第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。
【００１８】一方、アンド（ＡＮＤ）回路やオア（Ｏ
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされ、いわゆるマク
ロセルと称される。以下、論理回路を第１のマクロセ
ル、内部回路を第２のマクロセルと称す。したがって、
半導体基板１のセル領域２には、図１に示すように、こ
れらマクロセルが配置されるマクロセル配置領域９が第
１の方向に沿って複数設けられるとともに、マクロセル
配置領域９の間にマクロセル配置領域９に形成されるマ
クロセル間を電気的に接続するための配線領域が設けら
れる。
【００１９】なお、各マクロセル配置領域９は、第２の
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。
【００２０】そして、このような半導体集積回路装置に
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。
【００２１】以下に、この発明の実施の形態１における
クロックドライバ回路について説明する。まず、図３を
用いて説明する。図３において、１１はクロック入力パ
ッド１２にクロック入力線１３を介して入力ノードが電
気的に接続されるクロック入力ドライバ、１４ａないし
１４ｃは受けたクロック信号を増幅して複数の第２のマ
クロセルにクロック信号を与えるための基本回路であ
る。各基本回路１４ａないし１４ｃはすべて同じ回路構
成をしているので、以下、基本回路１４ａを代表して説
明する。なお、符号において、添字ａ、ｂ、ｃは基本回
路１４ａないし１４ｃにそれぞれ対応して付したので、
以下の説明においては添字ａ、ｂ、ｃを省略して説明す
る。
【００２２】１５(1)〜１５(n)は上記クロック入力ドラ
イバ１１の出力ノードにクロック出力線１７を介して電
気的に接続される第１の共通線１６に入力ノードＩＮが
電気的に接続されるとともに、出力ノードＯＵＴが第２
の共通線１８に電気的に接続される複数のプリドライバ
で、例えば図４に示すように、直列接続されたＰ型ＭＯ
Ｓトランジスタ及びＮ型ＭＯＳトランジスタからなるイ
ンバータ回路を２段縦続接続した回路によって構成され
ている。
【００２３】１９(1)〜１９(m)は入力ノードＩＮが上記
第２の共通線１８に電気的に接続されるとともに、第３
の共通線２０に出力ノードＯＵＴが電気的に接続される
複数のメインドライバで、例えば図５に示すように、直
列接続されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳト
ランジスタからなるインバータ回路を２段縦続接続した
回路によって構成されている。
【００２４】なお、上記プリドライバ１５(1)〜１５(n)
及びメインドライバ１９(1)〜１９(m)はそれぞれインバ
ータ回路を２段縦続接続した回路にて構成したが、２段
に限られるものではなく何段でも良いものである。ただ
し、プリドライバを構成するインバータの数とメインド
ライバを構成するインバータ回路の数の和は偶数になる
ようにした方が良い。また、上記クロック入力ドライバ
１１は、図４及び図５に示した上記プリドライバ１５
(1)〜１５(n)及びメインドライバ１９(1)〜１９(m)と同
様に、インバータ回路を２段縦続接続した回路にて構成
されてもよい。
【００２５】２１(1)〜２１(s)はそれぞれにクロック信
号を必要とする内部回路（第２のマクロセル）２２のク
ロック入力ノードが電気的に接続される複数のクロック
信号供給線である。各クロック信号供給線２１(1)〜２
１(s)はマクロセル領域９全長に亘って配置され、上記
各基本回路１４ａ〜１４ｃに対して共通に設けられる。
各クロック信号供給線２１(1)〜２１(s)は上記各基本回
路１４ａ〜１４ｃの第３の共通線２０ａ〜２０ｃに電気
的に接続される。
【００２６】次に、図３に示す回路構成にされた基本回
路１４ａ〜１４ｃを、図１及び図２に示したマスタチッ
プに配置、形成した例について図６を用いて説明する。
図６において、半導体基板１のセル領域２における複数
のマクロセル配置領域９は、第２の方向（図６の図示上
横方向）に複数分割、つまり、この実施の形態１におい
ては３分割される。各分割された領域に対応して、図３
にて示した１つの基本回路１４ａ〜１４ｃが配置され
る。言い換えれば、３つの基本回路１４ａ〜１４ｃが第
２の方向に沿って配置される。
【００２７】これら３つの基本回路１４ａ〜１４ｃはす
べて同じ回路構成をしているので、基本回路１４ａを例
にとって、まず基本回路１４ａ〜１４ｃの構成について
説明する。なお、繁雑さを避けるため、添字ａ、ｂ、ｃ
を省略して説明する。プリドライバ１５(1)〜１５(n)は
複数のマクロセル配置領域９の２以上の所定数（この例
においてはｎ個）のマクロセル配置領域のそれぞれに、
第１の方向に沿った同一直線上に互いに所定間隔を有し
て配置、形成される。この実施の形態１において所定間
隔は、すべてにおいてマクロセル配置領域１つおきにし
てあるが、これに限られるものではなく、プリドライバ
１５の数に合わせて任意に配置してよい。各プリドライ
バ１５は、詳細には、図７に示すように、電源線２３と
接地線２４とからなる電源線対とマクロセル配置領域９
との交差部に形成、つまり、電源線対を構成する電源線
２３と接地線２４との間のマクロセル配置領域９に形成
される。
【００２８】上記電源線２３は電源電位が印加され、接
地線２４は接地電位とされる。電源線対を構成する電源
線２３と接地線２４とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線対を構成する
電源線２３の外側辺と接地線２４の外側辺との距離は、
この実施の形態１では４６ＢＣ（Basic Cell、１Basic
Cellは基本セル８の幅（第２の方向に沿った長さ）であ
り、この実施の形態１では２．６５μｍ）であるので、
プリドライバ１５は電源線２３と接地線２４との間に十
分に形成できる。
【００２９】なお、図６において、繁雑さを避けるた
め、電源線２３及び接地線２４からなる電源線対は示し
ていないが、この実施の形態１においては、半導体基板
１のセル領域２の一主面上に第１の方向に沿ってセル領
域２を横切って直線上に配置される電源線対が所定間隔
（２１０ＢＣ）毎に配置されている。なお、この実施の
形態１においては、半導体基板１のセル領域２の第２の
方向に沿った長さを９ｍｍにしているため、各分割され
た領域には複数の電源線対が配置される。
【００３０】各プリドライバ１５内の配線は、第１のマ
クロセル２５となる論理回路内及び第２のマクロセル２
２となる内部回路内の配線並びに論理回路間の配線及び
論理回路と内部回路間の配線と同様に、第２の方向に沿
って配置される直線状の第１の配線又は第１の方向に沿
って配置される直線状の第２の配線の少なくとも一方の
配線にて構成される。なお、第１の配線は基本セル８を
構成する電極対上に層間絶縁膜を介して形成される第１
の導電体層にて形成され、第２の配線は第１の導電体層
上に層間絶縁膜を介して形成される第２の導電体層にて
形成される。第１の導電体層と第２の導電体層との上下
関係は逆であってもよい。第１及び第２の導電体層は、
アルミニウム金属層（アルミニウム合金層を含む）によ
って形成される。
【００３１】なお、図７において、プリドライバ１５の
第２の方向に沿った長さを電源線２３の外側辺から接地
線２４の外側辺までとしているが、これに限られるもの
ではなく、プリドライバ１５の構成によっては、電源線
２３の外側辺と接地線２４の外側辺との距離より短いも
のであってもよい。要はプリドライバ１５が電源線対を
構成する電源線２３と接地線２４との間に配置されてい
ればよい。
【００３２】各プリドライバ１５は図７に示すように電
源線２３から電源線２６を介して電源電位Ｖccが与えら
れ、接地線２４に接地線２７を介して接続されて接地電
位ＧＮＤが与えられる。電源線２６はマクロセル配置領
域９の一側部（図示上側側部）上に第２の方向に沿って
マクロセル配置領域９全長に亙って配置される。電源線
２６は第１の導電体層にて形成され、コンタクトホール
２８を介してプリドライバ１５に電気的に接続されると
ともにコンタクトホール２９を介して電源線２３に電気
的に接続される。接地線２７はマクロセル配置領域９の
他側部（図示下側側部）上に第２の方向に沿ってマクロ
セル配置領域９全長に亙って配置される。接地線２７は
第１の導電体層にて形成され、コンタクトホール３０を
介してプリドライバ１５に電気的に接続されるとともに
コンタクトホール３１を介して接地線２４に電気的に接
続される。
【００３３】メインドライバ１９(1)〜１９(m)は複数の
マクロセル配置領域９の、プリドライバ１５(1)〜１５
(n)が配置されるマクロセル配置領域９以外の２以上の
所定数（この例においてはｍ個）のマクロセル配置領域
のそれぞれに、第１の方向に沿った同一直線上に互いに
所定間隔を有して配置、形成される。この実施の形態１
において所定間隔は、すべてにおいてマクロセル配置領
域１つおきにしてある。つまり、メインドライバ１９と
プリドライバ１５とは第１の方向に沿った同一直線上に
交互に配置される。しかし、これに限られるものではな
く、メインドライバ１９の数に合わせて任意に配置して
よい。各メインドライバ１９は、詳細には、図８に示す
ように、電源線２３と接地線２４とからなる電源線対と
マクロセル配置領域９との交差部に形成、つまり、電源
線対を構成する電源線２３と接地線２４との間のマクロ
セル配置領域９に形成される。
【００３４】各メインドライバ１９内の配線は、プリド
ライバ１５と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２３と接地線２
４との間に十分に形成できる。なお、図８において、メ
インドライバ１９の第２の方向に沿った長さを電源線２
３の外側辺から接地線２４の外側辺までとしているが、
これに限られるものではなく、メインドライバ１９の構
成によっては、電源線２３の外側辺と接地線２４の外側
辺との距離より短いものであってもよい。要はメインド
ライバ１９が電源線対を構成する電源線２３と接地線２
４との間に配置されていればよい。
【００３５】各メインドライバ１９は図８に示すように
電源線２３から電源線２６を介して電源電位Ｖccが与え
られ、接地線２４に接地線２７を介して接続されて接地
電位ＧＮＤが与えられる。電源線２６はコンタクトホー
ル３２を介してメインドライバ１９に電気的に接続され
るとともにコンタクトホール２９を介して電源線２３に
電気的に接続される。接地線２７はコンタクトホール３
３を介してメインドライバ１９に電気的に接続されると
ともにコンタクトホール３１を介して接地線２４に電気
的に接続される。
【００３６】第１の共通線１６は、図６及び図７に示す
ように、複数のプリドライバ１５(1)〜１５(n)及び複数
のメインドライバ１９(1)〜１９(m)上に位置する第１の
方向に沿った直線上に配置される。第１の共通線１６は
第２の導電体層にて形成され、電源線対を構成する電源
線２３と接地線２４との間に電源線２３と接地線２４と
平行に配置される。第１の共通線１６はコンタクトホー
ル３４を介して複数のプリドライバ１５(1)〜１５(n)の
入力ノードに電気的に接続され、複数のプリドライバ１
５(1)〜１５(n)の入力ノードを短絡する。
【００３７】第２の共通線１８は、図６ないし図８に示
すように、複数のプリドライバ１５(1)〜１５(n)及び複
数のメインドライバ１９(1)〜１９(m)上に位置する第１
の方向に沿った直線上に配置される。第２の共通線１８
は第２の導電体層にて形成され、電源線対を構成する電
源線２３と接地線２４との間に第１の共通線１６と平行
に配置される。第２の共通線１８はコンタクトホール３
５を介して複数のプリドライバ１５(1)〜１５(n)の出力
ノードに電気的に接続されるとともに、コンタクトホー
ル３６を介して複数のメインドライバ１９(1)〜１９(m)
の入力ノードに接続され、複数のプリドライバ１５(1)
〜１５(n)の出力ノード及び複数のメインドライバ１９
(1)〜１９(m)の入力ノードを短絡する。
【００３８】第３の共通線２０は、図６及び図８に示す
ように、複数のプリドライバ１５(1)〜１５(n)及び複数
のメインドライバ１９(1)〜１９(m)上に位置する第１の
方向に沿った直線上に配置される。第３の共通線２０は
第２の導電体層にて形成され、電源線対を構成する電源
線２３と接地線２４との間に第１の共通線１６と平行に
配置される。第３の共通線２０はコンタクトホール３７
を介して複数のメインドライバ１９(1)〜１９(m)の出力
ノードに接続され、複数のメインドライバ１９(1)〜１
９(m)の出力ノードを短絡する。
【００３９】第３の共通線２０の線幅は、第１及び第２
の共通線１６及び１８の線幅より大きくしてある。つま
り、次の理由によって第３の共通線２０の線幅を大きく
してある。第１の共通線１６に接続されるのは複数のプ
リドライバ１５(1)〜１５(n)の入力ノードであり、図４
に示すように、入力ノードＩＮが接続されるのはＰ型Ｍ
ＯＳトランジスタ及びＮ型ＭＯＳトランジスタのゲート
電極であるため、第１の共通線１６に接続される負荷容
量値は小さい。また、第２の共通線１８に接続されるの
は複数のメインドライバ１９(1)〜１９(m)の入力ノード
であり、図５に示すように、入力ノードＩＮが接続され
るのはＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジ
スタのゲート電極であるため、第２の共通線１８に接続
される負荷容量値は小さい。これに対して、第３の共通
線２０に接続されるのは、複数のクロック信号供給線２
１(1)〜２１(s)及び複数の内部回路２０のクロック入力
ノードであるため、負荷容量値は大きい。また、第２の
共通線１８の線幅は、接続される負荷容量値の違いによ
り、第１の共通線１６の線幅より大きくしてある。
【００４０】そして、基本回路１４ａは、対応した分割
領域、図６において図示左側１／３の領域における第２
の方向に沿った中央部に配置される。つまり、対応した
分割領域の第２の方向に沿った中央部に配置される電源
線対を構成する電源線２３と接地線２４との間に位置す
るマクロセル配置領域に、プリドライバ１５ａ(1)〜１
５ａ(n)及びメインドライバ１９ａ(1)〜１９ａ(m)が配
置される。第１ないし第３の共通線１６ａ、１８ａ、２
２ａは対応した分割領域の第２の方向に沿った中央部に
配置される電源線対を構成する電源線２３と接地線２４
との間に配置される。
【００４１】基本回路１４ｂは、対応した分割領域、図
６において図示中央１／３の領域における第２の方向に
沿った中央部に配置される。つまり、対応した分割領域
の第２の方向に沿った中央部に配置される電源線対を構
成する電源線２３と接地線２４との間に位置するマクロ
セル配置領域に、プリドライバ１５ｂ(1)〜１５ｂ(n)及
びメインドライバ１９ｂ(1)〜１９ｂ(m)が配置される。
第１ないし第３の共通線１６ｂ、１８ｂ、２２ｂは対応
した分割領域の第２の方向に沿った中央部に配置される
電源線対を構成する電源線２３と接地線２４との間に配
置される。
【００４２】基本回路１４ｃは、対応した分割領域、図
６において図示右側１／３の領域における第２の方向に
沿った中央部に配置される。つまり、対応した分割領域
の第２の方向に沿った中央部に配置される電源線対を構
成する電源線２３と接地線２４との間に位置するマクロ
セル配置領域に、プリドライバ１５ｃ(1)〜１５ｃ(n)及
びメインドライバ１９ｃ(1)〜１９ｃ(m)が配置される。
第１ないし第３の共通線１６ｃ、１８ｃ、２２ｃは対応
した分割領域の第２の方向に沿った中央部に配置される
電源線対を構成する電源線２３と接地線２４との間に配
置される。なお、この実施の形態１においては、基本回
路１４ａ〜１４ｃを３つ用いたものを示しているが、３
つにかかわらず、４つでも５つでも良い。
【００４３】複数のクロック信号供給線２１(1)〜２１
(s)は、図６に示すように、第２のマクロセル２２がそ
れぞれ配置される複数のマクロセル配置領域９それぞれ
に対応して第２の方向に沿った直線上に配置される。各
クロック信号供給線２１(1)〜２１(s)は第１ないし第３
の基本回路１４ａ〜１４ｃに対して共通に設けられ、こ
のま実施の形態１では対応するマクロセル配置領域９全
長に亘って形成されている。また、この実施の形態１に
おいては、複数のマクロセル配置領域９すべてに対して
１対１に対応してクロック信号供給線２１を配置してい
るが、隣り合う２つのマクロセル配置領域９に対して１
つ、つまり２対１に対応してクロック信号供給線２１を
配置してもよい。また、第２のマクロセル２２が配置さ
れるマクロセル配置領域９に対してだけクロック信号供
給線２１を配置してもよく、この場合、隣り合う２つの
マクロセル配置領域９両者に第２のマクロセル２２が配
置されれば、この隣り合う２つのマクロセル配置領域９
に対して１つのクロック信号供給線２１を配置するよう
にしてもよい。
【００４４】各クロック信号供給線２１(1)〜２１(s)
は、第１の導電体層にて形成され、配線領域１０上に、
互いに平行に配置される。各クロック信号供給線２１
(1)〜２１(s)は、第１ないし第３の基本回路１４ａ〜１
４ｃの第３の共通線２０ａ〜２０ｃとの交差部にてコン
タクトホール３８を介して第３の共通線２０ａ〜２０ｃ
に電気的に接続される。各クロック信号供給線２１(1)
〜２１(s)は、対応したマクロセル配置領域９に配置さ
れた第２のマクロセル２２である内部回路のクロック入
力ノードに配線３９を介して接続される。配線３９は第
２の導電体層にて形成される。
【００４５】なお、図６において、論理回路となる第１
のマクロセル２５及びクロック信号を必要とする内部回
路となる第２のマクロセル２２を繁雑さを避けるため、
ランダムに配置して示しているが、実際は、電源線対を
構成する電源線２３と接地線２４との間の領域を除いた
マクロセル配置領域９全域において、効率よく、隙間な
く（マクロセル間の絶縁領域（一般に１つの基本セルに
よってマクロセル間の電気的絶縁がなされる）は存在す
る）第１及び第２のマクロセル２５及び２２が配置され
る。
【００４６】クロック入力ドライバ１１は、図６に示す
ように、複数のマクロセル配置領域９の第１の方向に沿
った中央部に位置するマクロセル配置領域９の第２の方
向に沿った中央部に配置される。この実施の形態１にお
いては、クロック入力ドライバ１１は上記第２の基本回
路１４ｂが配置される電源線対に対して隣の電源線対を
構成する電源線２３と接地線２４との間に配置される。
クロック入力ドライバ１１の入力ノードは、半導体基板
の一主面上に形成されたクロック入力パッド１２にクロ
ック入力線１３を介して電気的に接続される。クロック
入力線１３は、第１の導電体層にて形成される第２の方
向に沿った第１の配線と、第２の導電体層にて形成され
る第１の方向に沿った第２の配線とによって形成され
る。
【００４７】クロック入力ドライバ１１の出力ノード
は、クロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに電気的に接続される。クロック出力
線１７ａは、第１の導電体層にて形成される第２の方向
に沿った第１の配線と、第２の導電体層にて形成される
第１の方向に沿った第２の配線とによって形成される。
クロック出力線１７ａの一端はクロック入力ドライバ１
１の出力ノードに、他端は第１の共通線１６ａの中央部
に電気的に接続される。クロック出力線１７ｂは、第１
の導電体層にて形成される第２の方向に沿った第１の配
線と、第２の導電体層にて形成される第１の方向に沿っ
た第２の配線とによって形成される。クロック出力線１
７ｂの一端はクロック入力ドライバ１１の出力ノード
に、他端は第１の共通線１６ｂの中央部に電気的に接続
される。
【００４８】クロック出力線１７ｃは、第１の導電体層
にて形成される第２の方向に沿った第１の配線と、第２
の導電体層にて形成される第１の方向に沿った第２の配
線とによって形成される。クロック出力線１７ｃの一端
はクロック入力ドライバ１１の出力ノードに、他端は第
１の共通線１６ｃの中央部に電気的に接続される。クロ
ック出力線１７ａ〜１７ｃの配線長は、クロック入力ド
ライバ１１から一番遠い第１の共通線までの配線長を基
準として、第１の配線及び第２の配線を適宜用いること
によって、すべて同じ長さにしてある。
【００４９】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２２である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７ａ〜１７ｃを介して第１の共通
線１６ａ〜１６ｃに与えられ、複数のプリドライバ１５
ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(n)、１５ｃ(1)
〜１５ｃ(ｎ)に入力される。
【００５０】クロック出力線１７ａ〜１７ｃの配線長は
すべて同じにしてあるため、第１の共通線１６ａ〜１６
ｃそれぞれにおけるクロック信号の変化（立ち下がり及
び立ち上がり）は同じになる。しかも、複数のプリドラ
イバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、
１５ｃ(1)〜１５ｃ(ｎ)の入力ノードはそれぞれ第１の
共通線１６ａ〜１６ｃによって短絡され、第１の共通線
１６ａ〜１６ｃに対する負荷容量値も小さいことから、
複数のプリドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)
〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)の入力ノードそ
れぞれに現れるクロック信号の変化も同じになる。
【００５１】複数のプリドライバ１５ａ(1)〜１５ａ
(ｎ)、１５ｂ(1)〜１５ｂ(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)
の出力ノードに現れるクロック信号の変化は同じであ
る。しかも、第２の共通線１８ａ〜１８ｃそれぞれには
その全長に亙って所定間隔を有し、分散させて複数のプ
リドライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ
(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)の出力ノードが接続され
るため、第２の共通線１８ａ〜１８ｃそれぞれに現れる
クロック信号の変化は第２の共通線１８ａ〜１８ｃの全
長に亙って同じになる。第２の共通線１８ａ〜１８ｃに
て入力ノードが短絡される複数のメインドライバ１９ａ
(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜
１９ｃ(m)の出力ノードに現れるクロック信号の変化も
同じになる。
【００５２】複数のメインドライバ１９ａ(1)〜１９ａ
(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m)の
出力ノードは、第３の共通線２０ａ〜２２ｃに対してそ
の全長に亙って所定間隔を有し、分散させて接続される
ため、第３の共通線２０ａ〜２２ｃそれぞれに現れるク
ロック信号の変化は第３の共通線２０ａ〜２２ｃの全長
に亙って同じになる。要するに、クロック入力パッド１
２に入力されるクロック信号の変化は、第３の共通線２
０ａ〜２２ｃの全長に亙って同じに現れる。言い換えれ
ば、クロック入力パッド１２に入力されるクロック信号
の第３の共通線２０ａ〜２２ｃに到達する時間のずれ、
すなわちクロックスキューは第３の共通線２０ａ〜２２
ｃの全長に亙ってほとんどない。
【００５３】第３の共通線２０ａ〜２２ｃに伝達された
クロック信号はクロック信号供給線２１(1)〜２１(s)を
介してクロック信号を必要とする内部回路（第２のマク
ロセル２２）のクロック入力ノードに与えられる。この
時、クロック信号供給線２１(1)〜２１(s)は第１ないし
第３の基本回路１４ａ〜１４ｃの第３の共通線２０ａ〜
２２ｃとその交差部にてコンタクトホール３８電気的に
接続されているため、第３の共通線２０ａ〜２２ｃとの
接続点におけるクロック信号の変化は同じであるもの
の、第３の共通線２０ａ〜２２ｃとの接続点から一番遠
い点、この実施の形態１では、両端部、第１の基本回路
１４ａの第３の共通線２０ａと第２の基本回路１４ｂの
第３の共通線２０ｂとの間の中央点、及び第２の基本回
路１４ｂの第３の共通線２０ｂと第３の基本回路１４ｃ
の第３の共通線２２ｃとの間の中央点におけるクロック
信号の変化は第３の共通線２０ａ〜２２ｃとの接続点に
おけるクロック信号の変化より若干遅れる。
【００５４】しかるに、クロック信号供給線２１(1)〜
２１(s)における第３の共通線２０ａ〜２２ｃとの接続
点の位置は、マクロセル配置領域９の第２の方向に沿っ
て、右が１／６、中央左から１／６の位置にされている
ため、第３の共通線２０ａ〜２２ｃとの接続点から内部
回路２２までの距離が最大でクロック信号供給線２１
(1)〜２１(s)長さの１／６てあり、第３の共通線２０ａ
〜２２ｃとの接続点におけるクロック信号の変化に対し
て一番遅れるクロック信号の変化の遅れも非常に小さい
ものとなる。要するに、第２のマクロセル２２すべてに
対してクロックスキューが低減されたクロック信号が与
えられる。
【００５５】この実施の形態１は、以上に述べたことか
ら明らかな如く、次のような効果を奏するものである。 （イ）クロック入力パッド１２に入力されたクロック信
号の変化は、第３の共通線２０ａ〜２２ｃの全長に亙っ
て同じに変化し、クロック信号供給線２１(1)〜２１(s)
による時間的遅れも非常に小さなものとすることがで
き、クロック信号を必要とする内部回路となる第２のマ
クロセル２２すべてに対してクロックスキューが低減さ
れたクロック信号が与えられる。 （ロ）基本回路１４ａ〜１４ｃを構成する複数のプリド
ライバ１５ａ(1)〜１５ａ(ｎ)、１５ｂ(1)〜１５ｂ
(ｎ)、１５ｃ(1)〜１５ｃ(ｎ)と複数のメインドライバ
１９ａ(1)〜１９ａ(m)、１９ｂ(1)〜１９ｂ(m)、１９ｃ
(1)〜１９ｃ(m)は、第１のマクロセル２５及び第２のマ
クロセル２２が配置されない電源線対を構成する電源線
２３と接地線２４との間に配置されるため、セル領域２
に対する第１及び第２のマクロセル２５及び２２の数を
減らすことなく、基本回路１４ａ〜１４ｃをセル領域内
に配置できる。
【００５６】（ハ）クロック入力線１３、クロック出力
線１７ａ〜１７ｃ、第１ないし第３の共通線１６ａ〜１
６ｃ、１８ａ〜１８ｃ、２０ａ〜２０ｃ、及びクロック
信号供給線２１(1)〜２１(s)それぞれを、その線幅の狭
いものを使用しても、第２のマクロセル２２すべてに対
してクロックスキューが低減されたクロック信号が与え
られる。その結果、クロック入力線１３、クロック出力
線１７ａ〜１７ｃ、第１ないし第３の共通線１６ａ〜１
６ｃ、１８ａ〜１８ｃ、２０ａ〜２０ｃ、及びクロック
信号供給線２１(1)〜２１(s)すべてによる配線としての
総面積を小さくできるため、配線としての容量値を低く
でき、第１ないし第３の基本回路１４ａ〜１４ｃによる
消費電力の低減も図れる。
【００５７】（ニ）第１ないし第３の基本回路１４ａ〜
１４ｃは同じ回路構成にできるため、セル領域２の第２
の方向の長さが長くなった場合でも、同じ回路構成の基
本回路を追加することによって対応でき、同等のクロッ
クスキューを持った種々の半導体集積回路装置を得られ
る。 （ホ）第２のマクロセル２２がセル領域２に均等に分散
配置されず、偏って集中的に配置される場合、偏って集
中的に配置される位置に、同じ回路構成の基本回路を複
数配置することもでき、このように配置することによ
り、１つの基本回路に対する第２のマクロセル２２によ
る容量負荷が軽減でき、第２のマクロセル２２すべてに
対してクロックスキューが低減されたクロック信号が与
えられる。
【００５８】なお、上記実施の形態１において、クロッ
ク入力ドライバ１１の入力ノードがクロック入力線１３
を介して入力パッド１２に接続する構成にしたが、クロ
ック入力ドライバ１１の入力ノードと入力パッド１２と
の間にＰＬＬ回路を介在させてクロック入力ドライバ１
１に入力されるクロック信号を安定化したものであって
もよい。
【００５９】実施の形態２．図９ないし図１１はこの発
明の実施の形態２を示すものであり、上記した実施の形
態１に対して以下の点が相違するだけであり、その他は
同様のものである。すなわち、実施の形態１における第
１ないし第３の共通線１６ａ〜１６ｃ、１８ａ〜１８
ｃ、２２ａ〜２２ｃが第２の導電体層にて形成し、クロ
ック信号供給線２１(1)〜２１(s)が第１の導電体層にて
形成しているのに対して、この実施の形態２において
は、第１及び第２の導電体層とは異なる層である第３及
び第４の導電体層をさらに設け、第３の共通線２０ａ〜
２２ｃ及びクロック信号供給線２１(1)〜２１(s)を図１
０に示すように第３の導電体層にて一体的に形成し、第
１及び第２の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを
図１１に示すように第４の導電体層にて形成している。
【００６０】第３の導電体層は第２の導電体層上に層間
絶縁膜を介して形成される。第４の導電体層は第３の導
電体層上に層間絶縁膜を介して形成される。第３の導電
体層と第４の導電体層との上下関係は逆であってもよ
い。第３及び第４の導電体層は、アルミニウム金属層
（アルミニウム合金層を含む）によって形成される。
【００６１】第１ないし第３の共通線１６ａ〜１６ｃ、
１８ａ〜１８ｃ、２０ａ〜２０ｃは、第３又は第４の導
電体層にて形成されるものの、実施の形態１と同様に対
応した基本回路１４ａ〜１４ｃの複数のプリドライバ１
５(1)〜１５(n)及び複数のメインドライバ１９(1)〜１
９(m)上に位置し、電源線対を構成する電源線２３と接
地線２４との間に位置する第１の方向に沿った直線上に
配置される。第１ないし第３の共通線１６ａ〜１６ｃ、
１８ａ〜１８ｃ、２０ａ〜２０ｃと、対応した基本回路
１４ａ〜１４ｃの複数のプリドライバ１５(1)〜１５(n)
及び複数のメインドライバ１９(1)〜１９(m)との電気的
接続は、実施の形態１と同様に、コンタクトホール３４
〜３７を介して行われる。
【００６２】複数のクロック信号供給線２１(1)〜２１
(s)は、第２のマクロセル２２がそれぞれ配置される複
数のマクロセル配置領域９それぞれに対応し、その直上
部における第２の方向に沿った直線上に配置される。各
クロック信号供給線２１(1)〜２１(s)は、対応したマク
ロセル配置領域９に配置された第２のマクロセル２２で
ある内部回路のクロック入力ノードにコンタクトホール
４０を介して接続される。なお、図９ないし図１１にお
いて、実施の形態１を示した図に付した符号と同一符号
は同一又は相当部分を示している。
【００６３】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１と同様の効果（イ）
〜（ホ）を奏する他、（ヘ）各クロック信号供給線２１
(1)〜２１(s)を対応したマクロセル配置領域９の直上部
に配置しているため、配線領域１０を有効活用でき、ひ
いては半導体基板１の小面積化を図れるとともに、配線
領域１０におけるマクロセル２２、２５間を接続するた
めの配線（第１及び第２の導電体層にて形成される）の
最適化が図れるとともに、（ト）各クロック信号供給線
２１(1)〜２１(s)と第２のマクロセル２２の入力ノード
との電気的接続をコンタクトホール４０を介して行って
いるため、この電気的接続によるクロックスキューがほ
とんどないという効果を有する。
【００６４】なお、上記実施の形態２においては、第１
及び第２の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを第
４の導電体層にて形成したものを示したが、実施の形態
１と同様に、第１及び第２の共通線１６ａ〜１６ｃ、１
８ａ〜１８ｃを第２の導電体層にて形成したものであっ
ても同様の効果を奏するものである。
【００６５】また、上記実施の形態２において、第１及
び第２の共通線１６ａ〜１６ｃ、１８ａ〜１８ｃを第４
の導電体層にて形成し、第３の共通線２０ａ〜２０ｃを
第３の導電体層にて形成したものを示したが、実施の形
態１と同様に、これら第１ないし第３の共通線１６ａ〜
１６ｃ、１８ａ〜１８ｃ、２０ａ〜２０ｃを第２の導電
体層にて形成したものであっても同様の効果を奏するも
のである。
【図面の簡単な説明】
【図１】 この発明の実施の形態における半導体集積
回路装置に用いられるマスタチップの概略平面図。
【図２】 図１に示した概略平面図における概略部分
拡大図。
【図３】 この発明の実施の形態１を示す回路図。
【図４】 図３に示したプリドライバ１５(1)〜１５
(n)を示す回路図。
【図５】 図３に示したメインドライバ１９(1)〜１
９(ｍ)を示す回路図。
【図６】 この発明の実施の形態１を示す平面パター
ン図。
【図７】 図６に示したプリドライバ１５(1)〜１５
(n)部分の部分拡大平面パターン図。
【図８】 図６に示したメインドライバ１９(1)〜１
９(ｍ)部分の部分拡大平面パターン図。
【図９】 この発明の実施の形態２を示す平面パター
ン図。
【図１０】 図１０に示した第３の共通線２０ａ〜２２
ｃ及びクロック信号供給線２１(1)〜２１(s)を示す平面
パターン図。
【図１１】 図１０に示した第１の共通線１６ａ、１６
ｂ、１６ｃ、第２の共通線１８ａ、１８ｂ、１８ｃを示
す平面パターン図。
【図１２】 従来の半導体集積回路装置を示す平面パタ
ーン図。
【図１３】 従来の他の半導体集積回路装置を示す部分
平面パターン図。
【符号の説明】
１ 半導体基板、２ セル領域、４ 第１の電極、５
第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８
基本セル、９ マクロセル配置領域、１０配線領域、
１１ クロック入力ドライバ、１２ クロック入力パッ
ド、１３クロック入力線、１４ａ〜１４ｃ 基本回路、
１５ａ(1)〜１５ａ(n)、１５ｂ(1)〜１５b(n)、１５ｃ
(1)〜１５ｃ(n) プリドライバ、１６ａ〜１６ｃ 第１
の共通線、１７ａ〜１７ｃ クロック出力線、１８ａ〜
１８ｃ 第２の共通線、１９ａ(1)〜１９ａ(m)、１９ｂ
(1)〜１９ｂ(m)、１９ｃ(1)〜１９ｃ(m) メインドライ
バ、２０ａ〜２０ｃ 第３の共通線、２１(1)〜２１(s)
クロック信号供給線、２２ 第２のマクロセル、２３
電源線、２４ 接地線、２５ 第１のマクロセル。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成され、クロッ
    ク信号を必要とする複数の内部回路、 半導体基板の一主面上に形成され、それぞれに上記複数
    の内部回路のうちの所定の内部回路のクロック入力ノー
    ドが電気的に接続される複数のクロック信号供給線、 それぞれが、受けたクロック信号を増幅して上記複数の
    クロック信号供給線にクロック信号を与える複数の基本
    回路を備え、 上記各基本回路は、 上記半導体基板の一主面上に形成され、クロック信号を
    受ける第１の共通線と、 上記半導体基板の一主面に形成され、上記第１の共通線
    に入力ノードが電気的に接続される複数のプリドライバ
    と、 上記半導体基板の一主面上に形成され、上記複数のプリ
    ドライバの出力ノードが電気的に接続される第２の共通
    線と、 上記半導体基板の一主面に形成され、上記第２の共通線
    に入力ノードが電気的に接続される複数のメインドライ
    バと、 上記半導体基板の一主面上に形成され、上記複数のメイ
    ンドライバの出力ノード及び上記複数のクロック信号供
    給線が電気的に接続される第３の共通線とを備えている
    ことを特徴とするクロックドライバ回路。
  2. 【請求項２】 上記半導体基板の一主面上に形成され、
    上記半導体基板の一主面上に形成されたクロック入力パ
    ッドにクロック入力線を介して入力ノードが電気的に接
    続され、出力ノードが上記各基本回路の第１の共通線に
    電気的に接続されるクロック入力ドライバを、さらに備
    えていることを特徴とする請求項１記載のクロックドラ
    イバ回路。
  3. 【請求項３】 上記第１ないし第３の共通線は、上記半
    導体基板の一主面上に第１の方向に沿った直線上に配置
    され、 上記各クロック信号供給線は、上記半導体基板の一主面
    上に上記第１の方向と直交する第２の方向に沿った直線
    上に配置されるとともに、互いに平行に配置され、 上記複数のプリドライバは、第１の方向に沿って半導体
    基板の一主面に配置され、 上記複数のメインドライバは、第１の方向に沿って半導
    体基板の一主面に配置されていることを特徴とする請求
    項１又は請求項２記載のクロックドライバ回路。
  4. 【請求項４】 上記複数のプリドライバ及び上記複数の
    メインドライバは、同一直線上に配置されていることを
    特徴とする請求項３記載のクロックドライバ回路。
  5. 【請求項５】 半導体基板の一主面に形成され、クロッ
    ク信号を必要とする複数の内部回路、上記半導体基板の
    一主面上に第２の方向に沿った直線上に配置されるとと
    もに、互いに平行に配置され、それぞれに上記複数の内
    部回路のうちの所定の内部回路のクロック入力ノードが
    電気的に接続される複数のクロック信号供給線、上記半
    導体基板の一主面に上記第２の方向に沿って配置され、
    それぞれが、受けたクロック信号を増幅して上記複数の
    クロック信号供給線にクロック信号を与える複数の基本
    回路を備え、 上記各基本回路は、 上記半導体基板の一主面上に上記第２の方向と直交する
    第１の方向に沿った直線上に配置され、クロック信号を
    受ける第１の共通線と、 上記半導体基板の一主面に上記第１の方向に沿って互い
    に所定間隔を有して形成され、上記第１の共通線に入力
    ノードが電気的に接続される複数のプリドライバと、 上記半導体基板の一主面上に上記第１の方向に沿った直
    線上に配置され、上記複数のプリドライバの出力ノード
    が電気的に接続される第２の共通線と、 上記半導体基板の一主面に上記第１の方向に沿って互い
    に所定間隔を有して形成され、上記第２の共通線に入力
    ノードが電気的に接続される複数のメインドライバと、 上記半導体基板の一主面上に上記第１の方向に沿った直
    線上に配置され、上記複数のメインドライバの出力ノー
    ド及び上記複数のクロック信号供給線が電気的に接続さ
    れる第３の共通線とを備えていることを特徴とする半導
    体集積回路装置。
  6. 【請求項６】 上記半導体基板の一主面に形成され、上
    記半導体基板の一主面上に形成されたクロック入力パッ
    ドにクロック入力線を介して入力ノードが電気的に接続
    され、出力ノードが上記各基本回路の第１の共通線に電
    気的に接続されるクロック入力ドライバを、さらに備え
    ていることを特徴とする請求項５記載の半導体集積回路
    装置。
  7. 【請求項７】 上記クロック入力ドライバの出力ノード
    と上記各基本回路の第１の共通線とを電気的に接続する
    各クロック出力線の長さは、同じ長さであることを特徴
    とする請求項６記載の半導体集積回路装置。
  8. 【請求項８】 一主面に第１の方向に沿って配置される
    複数のマクロセル配置領域を有する半導体基板と、この
    半導体基板の各マクロセル配置領域上に上記第１の方向
    と直交する第２の方向に沿って配置される複数の電極対
    とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記第２のマクロセルがそれぞれ配置される上記複数の
    マクロセル配置領域それぞれに対応して上記第２の方向
    に沿った直線上に配置され、対応したマクロセル配置領
    域に配置された第２のマクロセルである内部回路のクロ
    ック入力ノードが電気的に接続される複数のクロック信
    号供給線を備え、 上記半導体基板の複数のマクロセル配置領域は、上記第
    ２の方向に複数分割され、 上記各分割された領域に対応して基本回路が配置され、 上記各基本回路は、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の２以上の所定数のマクロセル配置領
    域のそれぞれに、隣接する所定数の上記基本セルによっ
    て構成され、それぞれが同一直線上に配置される複数の
    プリドライバと、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の、上記複数のプリドライバが配置さ
    れるマクロセル配置領域以外の２以上の所定数のマクロ
    セル配置領域のそれぞれに、隣接する所定数の上記基本
    セルによって構成され、それぞれが上記複数のプリドラ
    イバが配置される同一直線上に配置される複数のメイン
    ドライバと、 上記各分割された領域に対応して、対応した分割領域に
    配置される上記複数のプリドライバ及び上記複数のメイ
    ンドライバ上に位置する上記第１の方向に沿った直線上
    に配置されるとともに、対応した分割領域に配置される
    上記複数のプリドライバの入力ノードに電気的に接続さ
    れる第１の共通線と、 対応した分割領域に配置される上記複数のプリドライバ
    及び上記複数のメインドライバ上に位置する上記第１の
    方向に沿った直線上に配置されるとともに、対応した分
    割領域に配置される上記複数のプリドライバの出力ノー
    ド及び対応した分割領域に配置される上記複数のメイン
    ドライバの入力ノードに電気的に接続される第２の共通
    線と、 対応した分割領域に配置される上記複数のプリドライバ
    及び上記複数のメインドライバ上に位置する上記第１の
    方向に沿った直線上に配置されるとともに、対応した分
    割領域に配置される上記複数のメインドライバの出力ノ
    ードに電気的に接続されるとともに、上記複数のクロッ
    ク信号供給線に電機的に接続される第３の共通線と有し
    ていることを特徴とする半導体集積回路装置。
  9. 【請求項９】 上記半導体基板の一主面に形成され、上
    記半導体基板の一主面上に形成されたクロック入力パッ
    ドにクロック入力線を介して入力ノードが電気的に接続
    され、出力ノードが上記各第１の共通線に電気的に接続
    されるクロック入力ドライバを、さらに備えていること
    を特徴とする請求項８記載の半導体集積回路装置。
  10. 【請求項１０】 上記クロック入力ドライバの出力ノー
    ドと上記各第１の共通線とを電気的に接続する各クロッ
    ク出力線の長さは、同じ長さであることを特徴とする請
    求項９記載の半導体集積回路装置。
  11. 【請求項１１】 上記各分割領域それぞれに対応して、
    電源電位が印加される電源線と、この電源線に隣接しか
    つ平行に配置され、接地電位とされる接地線とからなる
    少なくとも一つの電源線対が上記半導体基板の一主面上
    に上記第１の方向に沿って直線上に配置され、 上記各分割領域に配置される上記複数のプリドライバ及
    び上記複数のメインドライバは、対応した分割領域に配
    置される一つの電源線対の電源線と接地線との間に配置
    されることを特徴とする請求項８ないし請求項１０のい
    ずれかに記載の半導体集積回路装置。
  12. 【請求項１２】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第１ないし第３の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第１の導電体層
    にて形成されていることを特徴とする請求項８ないし請
    求項１１のいずれかに記載の半導体集積回路装置。
  13. 【請求項１３】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第３の共通線及び上記複数のクロック信号供給線
    は上記第１及び第２の導電体層とは異なる層で、かつ上
    記電極対上に形成される第３の導電体層にて形成され、
    上記複数のクロック信号供給線のそれぞれは、対応した
    マクロセル配置領域の直上部に配置され、 上記各第１及び第２の共通線は上記第２の導電体層若し
    くは上記第１ないし第３の導電体層とは異なる層で、か
    つ上記電極対上に形成される第４の導電体層にて形成さ
    れていることを特徴とする請求項８ないし請求項１１の
    いずれかに記載の半導体集積回路装置。
  14. 【請求項１４】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第１ないし第３の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第１及び第２の
    導電体層とは異なる層で、かつ上記電極対上に形成され
    る第３の導電体層にて形成され、上記複数のクロック信
    号供給線のそれぞれは、対応したマクロセル配置領域の
    直上部に配置されていることを特徴とする請求項８ない
    し請求項１１のいずれかに記載の半導体集積回路装置。
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