JP3635768B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、多品種少量生産に適したゲートアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の製造工程は、半導体ウェハにトランジスタ、抵抗等の素子を形成する拡散工程と、これらの各素子間を接続するための配線パターンを形成するメタライズ工程（配線工程）とに大別することができる。ゲートアレイは、このような製造工程のうち拡散工程を製品によらず共通化し、後者の配線工程のみを各個別製品毎に実施するようにしたものであるといえる。すなわち、ゲートアレイの個別製品の製造は、多数のトランジスタが配置された半導体ウェハ（下地ウェハ）を予め製造してストックしておき、個別製品の受注があった場合に、必要な配線パターンを下地ウェハ上に形成することにより、当該個別製品に対応した回路の形成された半導体ウェハを得る、という形態で行われる。
【０００３】
下地ウェハは、ゲートアレイの製品を構成する多数のチップに区分されている。チップの構成には、製品により様々な特徴が見られるが、多くのゲートアレイのチップは内部コアエリアと周辺エリアとに区分されている。ここで、内部コアエリアは多数のトランジスタが行列状に配置されてなるエリアであり、このエリア内の各トランジスタは個別製品の回路、すなわち、例えば個別製品として復号用ＬＳＩを製造する場合においては復号回路を構成するために使用される。半導体製造技術の進歩した今日、微細なトランジスタを多数構成することが可能となったため、数万個のトランジスタからなる内部コアエリアを有するゲートアレイが開発されるに至っている。一方、周辺エリアは内部コアエリアを取り囲むように設けられたエリアであり、この周辺エリア内の各トランジスタは、内部コアエリア内のトランジスタによって構成された回路とゲートアレイ外部の装置との間で信号の授受を行うための入出力回路を構成するために使用される。
【０００４】
さて、ゲートアレイとして、高速動作の可能なものを得るためには、内部コアを構成するトランジスタの駆動力を高める必要があり、そのためには各トランジスタのサイズ（例えばＭＯＳトランジスタの場合はチャネル幅）を大きくする必要がある。しかし、各トランジスタのサイズを大きくした場合、これに伴って内部コアエリアのサイズが大きくなり、チップ当たりのコストの増大を招く。また、チップのサイズを大きくするのにも製造技術上の限界がある。さらに各トランジスタの駆動力を大きくすると、トランジスタのスイッチング動作によって流れる電流が大きくなるため、消費電力の増加、配線寿命の低下といった問題が生じる。このような事情から、大規模なゲートアレイの殆どのものは、一般的なディジタル回路におけるゲート１個当たりの平均的な負荷を考慮し、このような負荷駆動に耐え得る程度の必要最低限のサイズのトランジスタにより内部コアエリアを構成しているのが現状である。
【０００５】
一方、周辺エリアのトランジスタにより構成される入出力回路は、外部装置へ信号を送ったり、外部からの信号を内部コアエリア内の各拠点に送ったりする役割を担っているため、大きな駆動力が必要不可欠である。このため、一般的なゲートアレイにおいては、十分な個数またはサイズのトランジスタが周辺エリアに設けられている。
【０００６】
【発明が解決しようとする課題】
ところで、ゲートアレイにより大規模な回路を構成する場合、ある共通の制御信号により大きな負荷を駆動するような回路構成が生じ得る。例えば、共通のクロック信号により多数のフリップフロップを駆動するような場合である。この場合、クロック信号を伝送する配線系統には、多くのフリップフロップのクロック端子の入力容量（ゲート容量）の他、配線自体の容量を含んだ大きな負荷容量が介在している。
【０００７】
このような状況において、何等策を講じないとすると、配線系統を伝播するクロック信号等の波形の立上り時間、立下がり時間が極端に長くなったり、あるいは遅延時間が極端に増大したりするため、回路の動作タイミング上のトラブルが生じたり、電気的性能（例えば動作周波数）の劣化を招くおそれがある。また、回路によっては、各フリップフロップに供給されるクロック信号に大きなスキューが生じてはならないような場合があり、そのような事態の発生を防止する手段が必要になる。そこで、従来、このような大きな負荷を駆動する場合には、内部コアエリア内のトランジスタを複数並列接続して駆動力の大きなドライバを構成し、このドライバを介してクロック信号等を回路内の各拠点に供給するようにしていた。
【０００８】
しかしながら、一般的にゲートアレイの内部コアエリア内の個々のトランジスタは、上述の通り駆動力が小さいため、駆動力の大きなドライバを得るために多数のトランジスタを使用することが必要となる。このため、元々、多くのトランジスタを必要とする大規模な回路をゲートアレイによって構成するような場合には、クロック信号用のドライバを構成するためのトランジスタを用意することができない事態が生じ得るという問題があった。
【０００９】
この発明は以上説明した事情に鑑みてなされたものであり、内部コアエリアのトランジスタを犠牲にすることなく、内部コアエリア内の大きな負荷を駆動し得る構成の半導体集積回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明は、トランジスタが規則的に配列されてなる内部コアエリアと、入出力回路を構成するためのトランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、前記周辺エリアに属するトランジスタは、前記内部コアエリアに属するトランジスタに比して大きな負荷を駆動可能なトランジスタであり、前記周辺エリアに属するトランジスタのうち、前記入出力回路を構成するのに使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成することを特徴とする半導体集積回路を提供する。
上記の半導体集積回路において、前記周辺エリアは、プリドライバエリアと入出力エリアからなり、前記入出力エリアに属する１以上のトランジスタは、外部へ信号を出力する出力バッファを構成し、前記プリドライバエリアに属する１以上のトランジスタは、外部からの入力信号を前記内部コアエリアへ供給する入力バッファと、前記出力バッファを駆動するプリドライバを構成し、前記周辺エリアに属するトランジスタのうち、前記出力バッファ、前記入力バッファおよび前記プリドライバのいずれを構成するのにも使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成するようにしてもよい。
また、この発明は、トランジスタが規則的に配列されてなる内部コアエリアと、前記内部コアエリアを取り囲み、トランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、前記周辺エリアに属する複数のトランジスタは、共通の信号によって駆動される複数のドライバを構成し、前記内部コアエリアは、メッシュ状の配線によって覆われ、前記複数のドライバの出力端は、前記メッシュ状の配線に接続され、前記内部コアエリアに属する１以上のトランジスタは、前記複数のドライバから前記メッシュ状の配線に出力される信号によって駆動される１以上の回路を構成することを特徴とする半導体集積回路を提供する。
【００１１】
本発明の一態様によれば、周辺エリアのトランジスタによってドライバを構成するので、内部コアエリアのトランジスタを犠牲にしなくて済む。また、一般的に周辺エリアは、内部コアエリアに比して駆動力の大きなトランジスタが設けられるので、大きな負荷を駆動可能なドライバを構成することが可能である。また、本発明の好ましい態様によれば、周辺エリアがプリドライバエリアと入出力エリアにより構成されるため、異なる駆動力のドライバを容易に構成することが可能である。
さらに、本発明の他の態様によれば、複数のドライバに接続されたメッシュ状の配線が内部コアエリアを覆うように配置されるため、内部コアエリアのあらゆる位置に構成された複数の回路を、同時に駆動することが可能である。
【００１２】
【発明の実施の形態】
以下、本発明を更に理解しやすくするため、実施の形態について説明する。
かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【００１３】
図１はこの発明の一実施形態によるＣＭＯＳゲートアレイのチップ１００のレイアウトを示すものである。この図に示すように、チップ１００の中央には、多数のトランジスタが縦横に配列された内部コアエリア１が形成されている。この内部コアエリア１の周囲をプリドライバエリア２が取り囲んでおり、プリドライバエリア２の周囲をＩ／Ｏエリア３が取り囲んでいる。これらのプリドライバエリア２およびＩ／Ｏエリア３が上述した周辺エリアに相当する。そして、Ｉ／Ｏエリア３の外側には、ボンディグパッド４，４，…が多数配置されている。
【００１４】
Ｉ／Ｏエリア３は、このゲートアレイが提供可能な入出力回路の総数に相当する数のブロック３１，３１，…に区分されている。また、プリドライバエリア２も同様であり、各々ブロック３１，３１，…に対応したブロック２１，２１，…に区分されている。
【００１５】
図２は各１個分のブロック２１および３１の構成を示したものである。この図に示すように、ブロック３１は、ゲートアレイ外部へ信号を出力する出力バッファを構成するためのトランジスタ群３１１を有している。また、ブロック２１は、外部からの入力信号を内部コアエリア１へ伝送する入力バッファを構成するためのトランジスタ群２１２と、出力バッファを駆動するプリドライバを構成するためのトランジスタ群２１１を有している。ブロック２１および３１により如何なる回路を構成するかは、これらのブロック上に配置する配線パターンによることとなる。また、各バッファを構成するトランジスタの個数も配線パターンにより各種選択することが可能であり、配線パターンの変更により駆動力の異なった入力バッファ、出力バッファまたはプリドライバを構成することができる。
【００１６】
図３はブロック２１および３１内の全トランジスタ群を使用して入出力共用の回路を構成した例を示している。この図において、２１１Ａはプリドライバ、３１１Ａは出力バッファ、２１２Ａは入力バッファである。また、３１２Ａは出力バッファ３１１Ａを構成する各トランジスタのドレインと基板との間の寄生ダイオードであり、入力バッファ２１２Ａのゲートを静電破壊から保護する保護回路を構成している。このようにブロック２１および３１内の全トランジスタを使用する場合は例外として、ブロック２１および３１を入力用または出力用にしか使用しない場合にはトランジスタが余る。また、通常、チップ上のブロック２１，２１，…およびブロック３１，３１，…の中には入力用にも出力用にも使用されないブロックが残ることとなる。本実施形態は、このような周辺エリア内の未使用のトランジスタを利用することにより、内部コアエリア１内の大きな負荷を駆動するためのドライバを構成するものである。図４〜図６は各々ドライバの構成例を示している。
【００１７】
まず、図４は、ブロック２１および３１が出力用として使用されている場合の例を示している。この例では、内部コアエリア１からの信号を外部へ出力するためにプリドライバ２１１Ａおよび出力バッファ３１１Ａが構成されているが、入力バッファを構成するためのトランジスタ群２１２が余っている。そこで、この余ったトランジスタ群２１２に配線を施すことによってドライバ２１２Ｂを構成し、内部コアエリア１からのクロック信号ＣＬＫをこのドライバ２１２Ｂを介して内部コアエリア１内のフリップフロップ等（図示略）へ供給している。
【００１８】
次に、図５は、ブロック２１および３１が入力用として使用されている場合の例を示している。この例では、外部からの入力信号を内部コアエリア１へ伝達するためにプリドライバ２１２Ａが構成されるが、プリドライバおよび出力バッファを構成するためのトランジスタ群２１１および３１１が余っている。そこで、余ったトランジスタ群２１１に配線を施すことにより、内部コアエリア１からのクロック信号ＣＬＫを増幅するためのドライバ２１１Ｂを構成している。
【００１９】
そして、図６は、ブロック２１および３１が入力用としても出力用としても使用されていない場合の例を示している。この例では、トランジスタ群２１１および３１１に配線を施すことにより、カスケード接続された２段構成のドライバ２１１Ｂおよび３１１Ｂを構成し、内部コアエリア１からのクロック信号ＣＬＫをこれらのドライバ２１１Ｂおよび３１１Ｂを順次介して内部コアエリア１内に戻している。この構成によれば、クロック信号ＣＬＫを出力バッファ用の駆動力の大きなトランジスタを介して内部コアエリア１内に供給するので、クロック信号ＣＬＫを受けるフリップフロップ等が多数ある場合でも十分な速度でこれらを駆動することができる。
【００２０】
このように本実施形態においては、周辺エリアにおける余ったトランジスタを使用してクロック信号を増幅するドライバを構成するので、内部コアエリアのトランジスタを犠牲にしなくて済む。
【００２１】
さて、共通のクロック信号により極めて多数のフリップフロップを同時に駆動するような回路構成が考えられる。図７はこのような状況に好適な回路構成を示すものである。この例では、プリドライバエリア２内のトランジスタを利用することにより、内部コアエリア１の左側にドライバ４１１〜４１７が、右側にドライバ４２１〜４２７が各々構成されており、向い合った各ドライバの各出力端間を結んで横方向の配線群が形成されている。また、プリドライバエリア２およびＩ／Ｏエリア３内のトランジスタを利用することにより、内部コアエリア１の上側にドライバ５１１〜５１６が、下側にドライバ５２１〜５２６が各々構成されており、向い合った各ドライバの各出力端間を結んで縦方向の配線群が形成されている。ここで、横方向の配線群と縦方向の配線群は層を異にする配線であるが、各交差部にはスルーホールが形成されている。そして、これらのスルーホールを介して横方向の配線群と縦方向の配線群とが接続され、内部コアエリア１を覆うメッシュ状の配線が形成されている。内部コアエリア１内には、同時に駆動すべき多数のフリップフロップがあるが（図示略）、これらのフリップフロップのクロック端子はこのメッシュ状の配線に接続されている。クロック信号ＣＬＫは、Ｉ／Ｏエリア３内のトランジスタにより構成されたドライバ４０１によって増幅される。そして、このドライバ４０１の出力信号がドライバ４１１〜４１７，４２１〜４２７，５１１〜５１６，５２１〜５２６に供給され、これらのドライバにより内部コアエリア１を覆うメッシュ状の配線が駆動され、各フリップフロップが駆動される。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、周辺エリアにおける余ったトランジスタを使用してドライバを構成するので、内部コアエリアのトランジスタを犠牲にすることなく、内部コアエリア内に存在する大きな負荷を駆動することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるＣＭＯＳゲートアレイのチップレイアウトを示す図である。
【図２】 同実施形態における周辺エリアの各ブロックの構成を示す図である。
【図３】 同実施形態における入出力回路の構成を示す図である。
【図４】 同実施形態におけるドライバの構成例を示す図である。
【図５】 同実施形態におけるドライバの構成例を示す図である。
【図６】 同実施形態におけるドライバの構成例を示す図である。
【図７】 同実施形態におけるクロック信号の配線系の構成例を示す図である。
【符号の説明】
１００……チップ、１……内部コアエリア、
２……プリドライバエリア、３……Ｉ／Ｏエリア。
【発明の属する技術分野】
この発明は、多品種少量生産に適したゲートアレイ等の半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の製造工程は、半導体ウェハにトランジスタ、抵抗等の素子を形成する拡散工程と、これらの各素子間を接続するための配線パターンを形成するメタライズ工程（配線工程）とに大別することができる。ゲートアレイは、このような製造工程のうち拡散工程を製品によらず共通化し、後者の配線工程のみを各個別製品毎に実施するようにしたものであるといえる。すなわち、ゲートアレイの個別製品の製造は、多数のトランジスタが配置された半導体ウェハ（下地ウェハ）を予め製造してストックしておき、個別製品の受注があった場合に、必要な配線パターンを下地ウェハ上に形成することにより、当該個別製品に対応した回路の形成された半導体ウェハを得る、という形態で行われる。
【０００３】
下地ウェハは、ゲートアレイの製品を構成する多数のチップに区分されている。チップの構成には、製品により様々な特徴が見られるが、多くのゲートアレイのチップは内部コアエリアと周辺エリアとに区分されている。ここで、内部コアエリアは多数のトランジスタが行列状に配置されてなるエリアであり、このエリア内の各トランジスタは個別製品の回路、すなわち、例えば個別製品として復号用ＬＳＩを製造する場合においては復号回路を構成するために使用される。半導体製造技術の進歩した今日、微細なトランジスタを多数構成することが可能となったため、数万個のトランジスタからなる内部コアエリアを有するゲートアレイが開発されるに至っている。一方、周辺エリアは内部コアエリアを取り囲むように設けられたエリアであり、この周辺エリア内の各トランジスタは、内部コアエリア内のトランジスタによって構成された回路とゲートアレイ外部の装置との間で信号の授受を行うための入出力回路を構成するために使用される。
【０００４】
さて、ゲートアレイとして、高速動作の可能なものを得るためには、内部コアを構成するトランジスタの駆動力を高める必要があり、そのためには各トランジスタのサイズ（例えばＭＯＳトランジスタの場合はチャネル幅）を大きくする必要がある。しかし、各トランジスタのサイズを大きくした場合、これに伴って内部コアエリアのサイズが大きくなり、チップ当たりのコストの増大を招く。また、チップのサイズを大きくするのにも製造技術上の限界がある。さらに各トランジスタの駆動力を大きくすると、トランジスタのスイッチング動作によって流れる電流が大きくなるため、消費電力の増加、配線寿命の低下といった問題が生じる。このような事情から、大規模なゲートアレイの殆どのものは、一般的なディジタル回路におけるゲート１個当たりの平均的な負荷を考慮し、このような負荷駆動に耐え得る程度の必要最低限のサイズのトランジスタにより内部コアエリアを構成しているのが現状である。
【０００５】
一方、周辺エリアのトランジスタにより構成される入出力回路は、外部装置へ信号を送ったり、外部からの信号を内部コアエリア内の各拠点に送ったりする役割を担っているため、大きな駆動力が必要不可欠である。このため、一般的なゲートアレイにおいては、十分な個数またはサイズのトランジスタが周辺エリアに設けられている。
【０００６】
【発明が解決しようとする課題】
ところで、ゲートアレイにより大規模な回路を構成する場合、ある共通の制御信号により大きな負荷を駆動するような回路構成が生じ得る。例えば、共通のクロック信号により多数のフリップフロップを駆動するような場合である。この場合、クロック信号を伝送する配線系統には、多くのフリップフロップのクロック端子の入力容量（ゲート容量）の他、配線自体の容量を含んだ大きな負荷容量が介在している。
【０００７】
このような状況において、何等策を講じないとすると、配線系統を伝播するクロック信号等の波形の立上り時間、立下がり時間が極端に長くなったり、あるいは遅延時間が極端に増大したりするため、回路の動作タイミング上のトラブルが生じたり、電気的性能（例えば動作周波数）の劣化を招くおそれがある。また、回路によっては、各フリップフロップに供給されるクロック信号に大きなスキューが生じてはならないような場合があり、そのような事態の発生を防止する手段が必要になる。そこで、従来、このような大きな負荷を駆動する場合には、内部コアエリア内のトランジスタを複数並列接続して駆動力の大きなドライバを構成し、このドライバを介してクロック信号等を回路内の各拠点に供給するようにしていた。
【０００８】
しかしながら、一般的にゲートアレイの内部コアエリア内の個々のトランジスタは、上述の通り駆動力が小さいため、駆動力の大きなドライバを得るために多数のトランジスタを使用することが必要となる。このため、元々、多くのトランジスタを必要とする大規模な回路をゲートアレイによって構成するような場合には、クロック信号用のドライバを構成するためのトランジスタを用意することができない事態が生じ得るという問題があった。
【０００９】
この発明は以上説明した事情に鑑みてなされたものであり、内部コアエリアのトランジスタを犠牲にすることなく、内部コアエリア内の大きな負荷を駆動し得る構成の半導体集積回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
この発明は、トランジスタが規則的に配列されてなる内部コアエリアと、入出力回路を構成するためのトランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、前記周辺エリアに属するトランジスタは、前記内部コアエリアに属するトランジスタに比して大きな負荷を駆動可能なトランジスタであり、前記周辺エリアに属するトランジスタのうち、前記入出力回路を構成するのに使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成することを特徴とする半導体集積回路を提供する。
上記の半導体集積回路において、前記周辺エリアは、プリドライバエリアと入出力エリアからなり、前記入出力エリアに属する１以上のトランジスタは、外部へ信号を出力する出力バッファを構成し、前記プリドライバエリアに属する１以上のトランジスタは、外部からの入力信号を前記内部コアエリアへ供給する入力バッファと、前記出力バッファを駆動するプリドライバを構成し、前記周辺エリアに属するトランジスタのうち、前記出力バッファ、前記入力バッファおよび前記プリドライバのいずれを構成するのにも使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成するようにしてもよい。
また、この発明は、トランジスタが規則的に配列されてなる内部コアエリアと、前記内部コアエリアを取り囲み、トランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、前記周辺エリアに属する複数のトランジスタは、共通の信号によって駆動される複数のドライバを構成し、前記内部コアエリアは、メッシュ状の配線によって覆われ、前記複数のドライバの出力端は、前記メッシュ状の配線に接続され、前記内部コアエリアに属する１以上のトランジスタは、前記複数のドライバから前記メッシュ状の配線に出力される信号によって駆動される１以上の回路を構成することを特徴とする半導体集積回路を提供する。
【００１１】
本発明の一態様によれば、周辺エリアのトランジスタによってドライバを構成するので、内部コアエリアのトランジスタを犠牲にしなくて済む。また、一般的に周辺エリアは、内部コアエリアに比して駆動力の大きなトランジスタが設けられるので、大きな負荷を駆動可能なドライバを構成することが可能である。また、本発明の好ましい態様によれば、周辺エリアがプリドライバエリアと入出力エリアにより構成されるため、異なる駆動力のドライバを容易に構成することが可能である。
さらに、本発明の他の態様によれば、複数のドライバに接続されたメッシュ状の配線が内部コアエリアを覆うように配置されるため、内部コアエリアのあらゆる位置に構成された複数の回路を、同時に駆動することが可能である。
【００１２】
【発明の実施の形態】
以下、本発明を更に理解しやすくするため、実施の形態について説明する。
かかる実施の形態は、本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲で任意に変更可能である。
【００１３】
図１はこの発明の一実施形態によるＣＭＯＳゲートアレイのチップ１００のレイアウトを示すものである。この図に示すように、チップ１００の中央には、多数のトランジスタが縦横に配列された内部コアエリア１が形成されている。この内部コアエリア１の周囲をプリドライバエリア２が取り囲んでおり、プリドライバエリア２の周囲をＩ／Ｏエリア３が取り囲んでいる。これらのプリドライバエリア２およびＩ／Ｏエリア３が上述した周辺エリアに相当する。そして、Ｉ／Ｏエリア３の外側には、ボンディグパッド４，４，…が多数配置されている。
【００１４】
Ｉ／Ｏエリア３は、このゲートアレイが提供可能な入出力回路の総数に相当する数のブロック３１，３１，…に区分されている。また、プリドライバエリア２も同様であり、各々ブロック３１，３１，…に対応したブロック２１，２１，…に区分されている。
【００１５】
図２は各１個分のブロック２１および３１の構成を示したものである。この図に示すように、ブロック３１は、ゲートアレイ外部へ信号を出力する出力バッファを構成するためのトランジスタ群３１１を有している。また、ブロック２１は、外部からの入力信号を内部コアエリア１へ伝送する入力バッファを構成するためのトランジスタ群２１２と、出力バッファを駆動するプリドライバを構成するためのトランジスタ群２１１を有している。ブロック２１および３１により如何なる回路を構成するかは、これらのブロック上に配置する配線パターンによることとなる。また、各バッファを構成するトランジスタの個数も配線パターンにより各種選択することが可能であり、配線パターンの変更により駆動力の異なった入力バッファ、出力バッファまたはプリドライバを構成することができる。
【００１６】
図３はブロック２１および３１内の全トランジスタ群を使用して入出力共用の回路を構成した例を示している。この図において、２１１Ａはプリドライバ、３１１Ａは出力バッファ、２１２Ａは入力バッファである。また、３１２Ａは出力バッファ３１１Ａを構成する各トランジスタのドレインと基板との間の寄生ダイオードであり、入力バッファ２１２Ａのゲートを静電破壊から保護する保護回路を構成している。このようにブロック２１および３１内の全トランジスタを使用する場合は例外として、ブロック２１および３１を入力用または出力用にしか使用しない場合にはトランジスタが余る。また、通常、チップ上のブロック２１，２１，…およびブロック３１，３１，…の中には入力用にも出力用にも使用されないブロックが残ることとなる。本実施形態は、このような周辺エリア内の未使用のトランジスタを利用することにより、内部コアエリア１内の大きな負荷を駆動するためのドライバを構成するものである。図４〜図６は各々ドライバの構成例を示している。
【００１７】
まず、図４は、ブロック２１および３１が出力用として使用されている場合の例を示している。この例では、内部コアエリア１からの信号を外部へ出力するためにプリドライバ２１１Ａおよび出力バッファ３１１Ａが構成されているが、入力バッファを構成するためのトランジスタ群２１２が余っている。そこで、この余ったトランジスタ群２１２に配線を施すことによってドライバ２１２Ｂを構成し、内部コアエリア１からのクロック信号ＣＬＫをこのドライバ２１２Ｂを介して内部コアエリア１内のフリップフロップ等（図示略）へ供給している。
【００１８】
次に、図５は、ブロック２１および３１が入力用として使用されている場合の例を示している。この例では、外部からの入力信号を内部コアエリア１へ伝達するためにプリドライバ２１２Ａが構成されるが、プリドライバおよび出力バッファを構成するためのトランジスタ群２１１および３１１が余っている。そこで、余ったトランジスタ群２１１に配線を施すことにより、内部コアエリア１からのクロック信号ＣＬＫを増幅するためのドライバ２１１Ｂを構成している。
【００１９】
そして、図６は、ブロック２１および３１が入力用としても出力用としても使用されていない場合の例を示している。この例では、トランジスタ群２１１および３１１に配線を施すことにより、カスケード接続された２段構成のドライバ２１１Ｂおよび３１１Ｂを構成し、内部コアエリア１からのクロック信号ＣＬＫをこれらのドライバ２１１Ｂおよび３１１Ｂを順次介して内部コアエリア１内に戻している。この構成によれば、クロック信号ＣＬＫを出力バッファ用の駆動力の大きなトランジスタを介して内部コアエリア１内に供給するので、クロック信号ＣＬＫを受けるフリップフロップ等が多数ある場合でも十分な速度でこれらを駆動することができる。
【００２０】
このように本実施形態においては、周辺エリアにおける余ったトランジスタを使用してクロック信号を増幅するドライバを構成するので、内部コアエリアのトランジスタを犠牲にしなくて済む。
【００２１】
さて、共通のクロック信号により極めて多数のフリップフロップを同時に駆動するような回路構成が考えられる。図７はこのような状況に好適な回路構成を示すものである。この例では、プリドライバエリア２内のトランジスタを利用することにより、内部コアエリア１の左側にドライバ４１１〜４１７が、右側にドライバ４２１〜４２７が各々構成されており、向い合った各ドライバの各出力端間を結んで横方向の配線群が形成されている。また、プリドライバエリア２およびＩ／Ｏエリア３内のトランジスタを利用することにより、内部コアエリア１の上側にドライバ５１１〜５１６が、下側にドライバ５２１〜５２６が各々構成されており、向い合った各ドライバの各出力端間を結んで縦方向の配線群が形成されている。ここで、横方向の配線群と縦方向の配線群は層を異にする配線であるが、各交差部にはスルーホールが形成されている。そして、これらのスルーホールを介して横方向の配線群と縦方向の配線群とが接続され、内部コアエリア１を覆うメッシュ状の配線が形成されている。内部コアエリア１内には、同時に駆動すべき多数のフリップフロップがあるが（図示略）、これらのフリップフロップのクロック端子はこのメッシュ状の配線に接続されている。クロック信号ＣＬＫは、Ｉ／Ｏエリア３内のトランジスタにより構成されたドライバ４０１によって増幅される。そして、このドライバ４０１の出力信号がドライバ４１１〜４１７，４２１〜４２７，５１１〜５１６，５２１〜５２６に供給され、これらのドライバにより内部コアエリア１を覆うメッシュ状の配線が駆動され、各フリップフロップが駆動される。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、周辺エリアにおける余ったトランジスタを使用してドライバを構成するので、内部コアエリアのトランジスタを犠牲にすることなく、内部コアエリア内に存在する大きな負荷を駆動することができるという効果がある。
【図面の簡単な説明】
【図１】 この発明の一実施形態によるＣＭＯＳゲートアレイのチップレイアウトを示す図である。
【図２】 同実施形態における周辺エリアの各ブロックの構成を示す図である。
【図３】 同実施形態における入出力回路の構成を示す図である。
【図４】 同実施形態におけるドライバの構成例を示す図である。
【図５】 同実施形態におけるドライバの構成例を示す図である。
【図６】 同実施形態におけるドライバの構成例を示す図である。
【図７】 同実施形態におけるクロック信号の配線系の構成例を示す図である。
【符号の説明】
１００……チップ、１……内部コアエリア、
２……プリドライバエリア、３……Ｉ／Ｏエリア。
Claims (3)
- トランジスタが規則的に配列されてなる内部コアエリアと、入出力回路を構成するためのトランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、
前記周辺エリアに属するトランジスタは、前記内部コアエリアに属するトランジスタに比して大きな負荷を駆動可能なトランジスタであり、
前記周辺エリアに属するトランジスタのうち、前記入出力回路を構成するのに使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成することを特徴とする半導体集積回路。 - 前記周辺エリアは、プリドライバエリアと入出力エリアからなり、
前記入出力エリアに属する１以上のトランジスタは、外部へ信号を出力する出力バッファを構成し、
前記プリドライバエリアに属する１以上のトランジスタは、外部からの入力信号を前記内部コアエリアへ供給する入力バッファと、前記出力バッファを駆動するプリドライバを構成し、
前記周辺エリアに属するトランジスタのうち、前記出力バッファ、前記入力バッファおよび前記プリドライバのいずれを構成するのにも使用されていない１以上のトランジスタは、前記内部コアエリアに属する１以上のトランジスタによって構成される回路を駆動するドライバを構成する
ことを特徴とする請求項１に記載の半導体集積回路。 - トランジスタが規則的に配列されてなる内部コアエリアと、前記内部コアエリアを取り囲み、トランジスタが規則的に配列されてなる周辺エリアとをチップ上に有する半導体集積回路において、
前記周辺エリアに属する複数のトランジスタは、共通の信号によって駆動される複数のドライバを構成し、
前記内部コアエリアは、メッシュ状の配線によって覆われ、
前記複数のドライバの出力端は、前記メッシュ状の配線に接続され、
前記内部コアエリアに属する１以上のトランジスタは、前記複数のドライバから前記メッシュ状の配線に出力される信号によって駆動される１以上の回路を構成する
ことを特徴とする半導体集積回路。
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