JP2756325B2 - クロック供給回路 - Google Patents

クロック供給回路

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JP2756325B2
JP2756325B2 JP1318572A JP31857289A JP2756325B2 JP 2756325 B2 JP2756325 B2 JP 2756325B2 JP 1318572 A JP1318572 A JP 1318572A JP 31857289 A JP31857289 A JP 31857289A JP 2756325 B2 JP2756325 B2 JP 2756325B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路又は配線基板上に形成され
た回路におけるクロック信号配線やクロック信号の供給
技術に関し、例えばクロック信号に同期して高速動作さ
れるコンピュータなどに適用して有効な技術に関するも
のである。
〔従来の技術〕
クロック信号に同期動作される同期型順序回路におい
て、そのクロック信号は、同期動作されるべき回路の各
部に同一タイミングで分配されなければならない。も
し、回路の各部分でタイミングにずれがあると、これら
各部分の間でのデータ転送が正しい順序で行われなくな
る。このタイミングのずれ、即ち各部へ供給されるクロ
ック信号の位相のずれをクロックスキューという。
このクロックスキューを最小限にするためには、クロ
ック発生回路又はクロック入力回路から各部部へのクロ
ック信号の遅延が均等にされればよい。しかしながら、
高集積化や論理の大規模化が図られている半導体集積回
路などにおいては、各内部回路の配置状態や各種内部信
号配線の影響を受けて、クロック配線長の不揃いや上層
や下層で交差する配線によってもたらされる不所望な容
量成分などにより簡単にクロックスキューを低減するこ
とができない。特に、自動配線プログラムを用いるゲー
トアレイやスタンダードセル方式などの設計手法を採用
した場合に、クロック配線に対しても単に自動化するだ
けでは、クロック配線幅は他の信号配線と同様に最小幅
の配線とされ、当該クロック配線の抵抗成分や容量成分
の見積は困難を極める。
そこで従来は、特開昭60−254633号に記載されるよう
に、クロック分配回路から各部に至る配線パータを必要
に応じて部分的に拡大したり余配線を接続して等容量配
線化する技術が提供されている。また、特開昭63−7861
1号に記載されるように、クロック到達時間が短い配線
経路には追加ゲートを挿入して配線付加の調整を行う技
術も提供されている。
〔発明が解決しようとする課題〕
しかしながら、上記従来技術は個々のクロック配線の
状態に応じて配線幅を変更したり追加ゲートを投入した
りするというように、個々のクロック配線の状態に応じ
た個別対応技術に止み、処理の効率化に欠けると考えら
れる。例えばクロック配線にその他の信号配線が交差す
ることによって変化する容量成分に対しても個々に把握
して対処しなければならず、その処理が煩雑になる。ま
た、高速動作を指向する場合、クロック信号周波数の増
大に従って、クロック信号の立ち上がり並びに立ち下が
り変化時間を短くし、且つクロックスキューの許容値も
極力小さくすることが必要になる。この点についても従
来技術は特に考慮されていない。
本発明の目的は、動作の高速化に対応してクロックス
キューを小さくすることができるクロック供給回路を提
供することにある。
また、本発明の別の目的は、容易に且つ高い信頼性を
もってクロックスキューを低減することができるクロッ
ク供給回路を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
〔課題を解決するための手段〕
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
すなわち、クロック配線の上層又は下層に、それと交
差する信号配線の空き領域に、電源配線に接続するダミ
ー電源配線を交差配置する。このようなダミー電源配線
は、例えばクロック分配回路間やクロックドライバ間の
等長化すべき配線において等容量化を達成する場合に施
す。
クロック分配回路内部におけるクロック配線の長さや
容量を、その分配状態にかかわらず容易に等化するに
は、複数個の入力バッファの出力信号線と複数個の出力
バッファの入力信号線を交差配置しておき、所要の交差
位置で所定の入力信号線と出力信号線を結合してクロッ
ク信号の分配状態を決定するように構成するとよい。
入力を共通にして複数個のエミッタフォロア出力回路
又はソースフォロア出力回路を持つクロック分配回路も
しくはクロック出力バッファ内部における遅延成分を、
出力端子の利用状態にかかわらず不変にするには、未使
用出力端子に対応される前記エミッタフォロア出力回路
又はソースフォロア出力回路にも電流を貫通させるよう
にするとよい。
クロック分配回路間やクロックバッファ間でのクロッ
ク伝達速度を上げるには、クロック信号を差動信号で伝
達することが望ましい。
クロック配線長の相違を吸収するためにクロック信号
線にダミー配線を結合する場合、そのダミー配線は相対
的にクロックドライバの出力端子寄りに配置することが
望ましい。
また、外部からクロック入力回路で受けたクロック信
号を分配する第１クロック分配回路と、第１クロック分
配回路から出力されるクロック信号を受けてこれを所要
回路に分配する第２クロック分配回路とを配置してクロ
ック配線を行う場合、動作の高速化の要求に対応して容
易にクロックスキューを小さくするには、前記クロック
入力回路と第１クロック分配回路との配置を決定した状
態で、前記第２クロック分配回路を、回路の全体領域に
対して仮想的に分割した部分領域の夫々に配置して、各
部分領域におけるクロックスキューの評価値を算出し、
その評価値の判定結果が不良である場合には部分領域を
さらに細分化して再度評価を行うようにしてクロック配
線を行う手法を採用するとよい。
〔作用〕
上記した手段によれば、クロック配線に交差させて敷
き詰められたダミー電源配線は、例えばクロック分配回
路間やクロックドライバ間で等長化すべき配線に夫々交
差する他の信号配線の数や分布状態による影響を実質的
に受けず、相互にクロック配線間における等容量化を達
成する。
同様に、クロック分配回路の内部において縦横に交差
された入力信号線と出力信号線も、それらがどの位置で
接続されているか否かにかかわらず相互作用によって内
部配線の等長化並びに等容量化を達成する。
クロック配線に存在する容量成分はその経路に沿って
存在する分布容量とみなされる。クロック配線長の相違
を吸収して等容量化するにはクロック信号線にダミー配
線を結合するとよいが、ダミー配線は実質的な信号伝達
経路とはされない。このため、特にそのダミー配線を相
対的にクロックドライバの出力端子寄りに配置すること
は、当該ダミー配線によって増える容量成分が相対的に
大きな遅延成分となるようにクロックドライバに作用す
る。
入力を共通にした複数個のエミッタフォロア出力回路
又はソースフォロア出力回路において、不使用回路の電
流経路をカット・オフすると、残りのエミッタ・フォロ
ア出力回路においてはベース電流やベース・エミッタ間
容量の端子電圧に変化を生じ、またソースフォロア回路
においてゲート・ソース間容量の端子電圧に変化を生ず
る。このような変化は、エミッタフォロア出力回路又は
ソースフォロア出力回路から出力されるロック信号の変
化速度に影響を与える。したがって、未使用出力端子に
対応される前記エミッタフォロア出力回路又はソースフ
ォロア出力回路にも電流を貫通させるようにしておくこ
とは、クロック分配回路もしくはクロック出力バッファ
内部における遅延成分をその出力態様かかわらず実質的
に不変とするように働く。
クロック信号を差動信号で伝達することは、非反転並
びに反転の個々の信号の変化遅延の概ね半分の遅延が実
質的に伝達遅延とされ、このことが、クロック分配回路
間やクロックバッファ間でのクロック伝達速度を上げる
ように作用する。
途中にクロック分配回路を配置してクロック配線を行
う場合に、前段のクロック分配回路の配線を決定した状
態で、後段のクロック分配回路を、回路の全体領域に対
して仮想的に分割した部分領域の夫々に配置し、各部分
領域におけるクロックスキューの評価値を検討しながら
その部分領域をさらに細分化したりしてクロック配線を
行う手法は、動作の高速化の要求に応じてクロックスキ
ューを小さくすることを容易に達成する。
〔実施例〕
第１図には本発明の一実施例である半導体集積回路が
示される。
同図において１はシリコンなどの半導体基板であり、
その周りの領域２はボンディングパッド又はバンプ電極
などの外部電極、そして入力バッファや出力バッファな
どが形成される領域とされ、その中央部分は所要の回路
セル形成領域３とされる。
本実施例の半導体集積回路は、特に制限されないが、
外部のクロックジェネレータからクロック信号を受けて
動作する。第１図には専らクロック供給系が示されてお
り、領域２には、例えば２組の外部クロック入力端子群
4,5が配置されると共に、夫々に対応してクロック入力
回路6,7が配置されている。
回路セル形成領域３の中央には外部からクロック入力
回路6,7で受けたクロック信号を分配する第１クロック
分配回路８が配置される。第１図において回路セル形成
領域３は、第１クロック分配回路８を中心に、仮想的に
４個の部分領域9,10,11,12に分割され、夫々の部分領域
９〜12の中央に第２クロック分配回路13,14,15,16が配
置されている。第２クロック分配回路13〜16は、前記第
１クロック分配回路８から出力されるクロック信号を受
けてこれを当該分割領域のフリップフロップなど所定回
路に分配する。
特に制限されないが、第１クロック分配回路８とクロ
ック入力回路6,7は夫々クロック配線群17,18によって結
合され、また、第１クロック分配回路８と第２クロック
分配回路13〜16は夫々クロック配線群19,20,21,22によ
って接続される。そして、第２クロック分配回路13〜16
は該当部分領域内部の回路に信号線を介して接続され
る。例えば第１図において代表的に示されるフリップフ
ロップ23,24がクロック配線25,26を介して第２クロック
分配回路13に接続されている。
ここで、回路セル形成領域３を複数個の部分領域に分
割し、夫々の部分領域に第２クロック分配回路を配置す
るようにした理由は、クロックスキュー低減のためであ
り、またその為の手法を簡単化するためである。換言す
れば、クロックスキュー低減のためのクロック配線の等
長化や等容量化を個別的に行う部分を基本的に第２クロ
ック分配回路の出力より後段側にして、クロックスキュ
ー低減の確実性や信頼性向上、さらにその為の手法の簡
単化を図ろうとするためである。
そのためには、 ；第１クロック分配回路８から第２クロック分配回路
13〜16に至る夫々の配線群19〜22におけるクロック配線
の抵抗成分や容量成分などの遅延成分を均一化するこ
と、 ；第１クロック分配回路８へのクロック入力は、第１
図のように左右双方のクロック配線群を介して与えられ
る場合、そして半導体集積回路の仕様により左右何れか
一方のクロック配線群から与えられる場合が想定される
が、その何れの場合にも第２クロック分配回路に至るま
での伝播遅延や許容されるクロックスキューを定量化し
ておくために、やはり同様に、左右の配線群17〜18に
おけるクロック配線の抵抗成分や容量成分などの遅延成
分を均一化もしくは定量化すること、 が最低限必要になる。
上記２点に対しては、半導体集積回路の種類や論理構
造の相違にかかわらず、クロック入力回路6,7と第１ク
ロック分配回路８の位置、そしてクロック配線群17,18
の形成領域を予め固定化しておいて、クロック配線群1
7,18に含まれるクロック配線の長さを全部揃えておく。
同様に第１クロック分配回路８から第２クロック分配回
路に至る配線群に含まれるクロック配線の長さも夫々均
一化する。
この場合に、前記クロック配線にはその他の信号線が
交差する場合がある。この交差態様は個々のクロック配
線ごとに区々であり、そのままでは相互に交差する配線
によって形成される容量成分の影響により、個々のクロ
ック配線の等容量化が阻まれる。
この対策として、第２図には遅延成分を均一化すべき
クロック配線の等容量化のための一例手段が示される。
第２図においてクロック配線群17に交差するその他の
信号配線27は、破線で示されるように不規則に配置され
ている。斯る状態において、その他の信号線27の隙間に
は、電源配線28に接続されたダミー電源配線29をクロッ
ク配線群17に交差させて配置する。
さらに、クロック入力回路6,7から第１クロック分配
回路８に至るクロック配線群、そして、第１クロック分
配回路８から第２クロック分配回路13〜16に至るクロッ
ク配線群19〜21において、クロック信号の変化の伝達速
度を更に向上させるために、単一のクロック信号に応ず
る夫々のクロック配線は差動信号線とされる。例えば第
３図にその一例が示されるように、外部クロック入力端
子群５には複数相のクロック信号のCLK1〜CLKiが夫々差
動信号として供給され、クロック入力回路７から差動信
号線CL1,▲▼〜CLi,▲▼を介して後段に伝
達されるようになっている。尚、同図において30は外部
クロック入力端子群５にクロック信号を供給するクロッ
クジェネレータである。このようなクロック信号は差動
入力形式のバッファが受けることになり、そのクロック
バッファの論理しきい値電圧は差動入力信号レベルの間
のレベルになるから、非反転並びに反転の個々の信号の
変化遅延の概ね半分の遅延が実質的な伝達遅延とされ、
これにより、クロック分配回路間やクロックバッファ間
でのクロック伝達速度を向上させる。尚、第２クロック
分配回路18〜22から出力される個々のクロック信号は単
相信号線を介して終端に伝達される。
また、第１クロック分配回路８はクロック配線群17又
は（及び）18から複数相で供給されるクロック信号を受
けるクロック入力バッファ若しくはクロック入力ゲート
を有すると共に、その入力クロック信号を第２クロック
分配回路19〜22に振り分けて出力するクロック出力バッ
ファ若しくはクロック出力ゲートを有する。同様に個々
の第２クロック分配回路18〜22は第１クロック分配回路
８から振り分け出力されるクロック信号を受けるクロッ
ク入力バッファ若しくはクロック入力ゲートを有すると
共に、その入力クロック信号を該当部分領域の多数のフ
リップフロップのような順序回路に振り分け出力するク
ロック出力バッファ若しくはクロック出力ゲートを有す
る。このようなクロック分配回路はそれに内蔵される多
数の入出力クロックゲートを相互接続するための多数の
配線を含み、夫々の内部配線長はこれが接続すべきクロ
ックゲートの位置に応じて不揃いになり易いことが予想
され、この部分においてもやはりクロックスキューが生
ずると考えられる。
この点に着目したクロック分配回路の構成例が第４図
及び第５図に示される。
第４図には第１クロック分配回路８の凡そ1/4の回路
構成例が示されている。同図において31〜34は代表的に
示されたクロック入力バッファ、35〜41は代表的に示さ
れたクロック出力バッファである。個々のクロック入力
バッファ31〜34の差動入力端子はクロック配線群17など
に含まれる差動信号線に結合され、個々のクロック出力
バッファ35〜41の差動出力端子はクロック配線群19など
に含まれる差動信号線が結合されている。このクロック
分配回路８の内部においては、クロック入力バッファ31
〜34の差動出力信号線42とクロック出力バッファの差動
入力信号線43が夫々固定的に交差配置されており、例え
ば×印で示されるような所要の交差位置で所定の入力信
号線43と出力信号線42がスルーホールなどで結合される
ことによってクロック信号の配分先が決定される。この
ような交差関係は第１クロック分配回路８に含まれるそ
の他図示されていないクロックバッファについても同様
である。
第５図には第２クロック分配回路13の部分的な回路構
成例が示されている。同図において51〜54は代表的に示
されたクロック入力バッファ、55〜61は代表的に示され
たクロック出力バッファである。個々のクロック入力バ
ッファ51〜54の差動入力端子はクロック配線群19などに
含まれる差動信号線に結合され、個々のクロック出力バ
ッファ55〜61の出力端子は単相の前記クロック配線25,2
6などを含む終段クロック配線群64に結合されている。
このクロック分配回路13の内部においては、クロック入
力バッファ51〜54の差動出力信号線62とクロック出力バ
ッファ55〜61の差動入力信号線63が夫々固定的に交差配
置されており、例えば×印で示されるような所要の交差
位置で所定の入力信号線と出力信号線がスルーホールな
どで結合されることによってクロック信号の配分先が決
定される。このような交差関係は第２クロック分配回路
13に含まれるその他図示されていないクロックバッフ
ァ、そしてその他の第２クロック分配回路14〜16につい
ても同様である。
第６図にはクロック分配回路やクロックバッファとし
て利用可能な別の回路例が示される。同図に示される回
路は、差動入力回路70の反転並びに非反転出力端子に複
数個のエミッタフォロア出力回路71〜74、75〜78が結合
され、１対の差動入力端子79,80から供給されるクロッ
ク信号を、４組の差動出力端子81,85,82,86,83,87,84,8
8に分配して出力可能にする。差動入力回路70は１対の
差動入力トランジスタQ9,Q10を有し、夫々のコレクタは
高レベル側電源電位Vccが与えられる抵抗負荷R9,R10が
結合され、エミッタは定電流トランジスタQ11,負荷抵抗
R11を介して低レベル側電源電位Veeに共通接続される。
エミッタフォロア出力回路71は、出力用トランジスタQ1
とエミッタ負荷抵抗R1が電源電位Vcc,Vtt間に配置され
て成る。その他のエミッタフォロア出力回路72〜78も同
様に出力用トランジスタQ2〜Q8とエミッタ負荷抵抗R2〜
R8によって構成される。
このクロック分配回路において、出力端子の一部だけ
がクロック配線に接続される場合、未使用のエミッタフ
ォロア出力回路の出力ノードは切断されずそのまの状態
に保持される。したがって、未使用出力端子に対応され
るエミッタフォロア出力回路にも電流が流れることにな
る。このような貫通電流は一見無駄のように考えられる
が、実際にはクロックスキュー防止に寄与する。即ち、
不使用のエミッタフォロア出力回路の電流経路をカット
・オフすると、残りのエミッタフォロア出力回路におい
てはベース電流やベース・エミッタ間容量の端子電圧に
変化を生ずる。このような変化は、エミッタフォロア出
力回路から出力されるクロック信号の変化速度に影響を
与える。したがって、未使用出力端子に対応される前記
エミッタフォロア出力回路にも電流を貫通させるように
しておくことは、クロック分配回路内部における遅延成
分をその出力態様かかわらず実質的に不変とするように
機能する。尚、同図に示される回路は、クロックバッフ
ァとしても利用可能であることは言うまでもない。
第７図にはクロック配線長の相違を個別的に吸収する
ための手法例が示される。
例えば第１図に示されるように相互に同期動作される
べきフリップフロップ23,24へのクロック配線長の相違
を吸収するために、第７図のように相対的に短い方のク
ロック信号線26にダミー配線90を結合することができる
が、この場合に、そのダミー配線90は相対的にクロック
ドライバもしくはクロック出力バッファの出力端子寄り
に配置される。
クロック配線に存在する容量成分はその経路に沿って
存在する分布容量とみなされる。クロック配線長の相違
を吸収して等容量化するにはクロック信号線にダミー配
線を結合してその長さを揃えるとよいが、ダミー配線90
は実質的な信号伝達経路とはされない。このため、特に
そのダミー配線90を相対的にクロック出力バッファ59の
出力端子寄りに配置することにより、当該ダミー配線90
によって増える容量成分が相対的に大きな遅延成分とな
るように若しくはクロック出力バッファ59にとって実質
的な負荷となるように作用する。
次に、半導体集積回路の自動配置配線におけるクロッ
ク供給系のレイアウト設計手順について説明する。
第８図にはその基本的な処理手順の一例が示される。
この図に示される手順はCADやDAを実現するためのコン
ピュータシステム若しくはワークステーションのような
自動配置配線システム上で行うことができる。
ここで先ず自動配置配線システムは、特に制限されな
いが、半導体集積回路を構成するための論理ゲートやゲ
ート間の論理的な結線情報などの論理図情報が含まれる
論理ファイルに接続されると共に、半導体集積回路の大
きさ、セル領域や配線領域などの定義情報、レイアウト
ルールなどを含むLSI構造ライブラリなどに接続され、
それらの情報を読み込み、これに従って所要の論理回路
を構成するための各種ゲートを仮想的なチップ上でセル
へ割り付ける。このセル割り付け結果は配置結果ファイ
ルなどに格納される。その後自動配線を行うときは、配
置結果ファイル、論理ファイル、LSI構造ライブラリな
どの情報を読み込み、これに従ってセル間の配線経路を
求め、その座標情報を配線結果ファイルに格納する。
第８図に示される処理は、特に制限されないが、セル
の配置処理と配線経路決定処理との双方にまたがって個
々具体的に行ったり、或いは詳細なセル配置や配線経路
決定に先立って行ったりすることができる。
先ず後者の場合について説明する。クロックスキュー
の目標値やチップサイズなどは前記LSI構造ライブラリ
の情報によって特定され、これに基づいてセル領域３の
仮分割が行われる（ステップS1）。例えば第１図に示さ
れるように４個の部分領域９〜11に仮想的に分割され
る。このとき、第１クロック分配回路８の配置はセル領
域の中央部に固定化され、また、クロック配線群17,18
の配線領域も予め定義されている。そして、部分領域９
〜12の中央部は第２クロック分配回路13〜16のための領
域とされる。
次に、夫々の部分領域９〜12内部におけるクロック配
線の最大配線長と最小配線長が決定される（ステップS
2）。最大配線長は、部分領域の大きさや形状そして配
線ルールなどから予測される。例えば、部分領域の中心
部から最も離れた位置までのｘ方向並びにｙ方向距離の
合計として把握することができる。最小配線長は第２ク
ロック分配回路の大きさや形状そして配線ルールなどか
ら予測される。例えば、第２クロック分配回路から最も
近い位置のセル形成可能位置までのｘ方向並びにｙ方向
距離の合計として把握することができる。この最小配線
長が最大配線長に比べて極端に小さくなることが予め判
定される場合には、第７図で説明したようなダミー配線
を付加した長さをもって最小配線長と定義してもよい。
但し、その場合には実際の配線において所定の配線にダ
ミー配線を付加する規則を適用しなければならない。
このようにして決定された最大配線長及び最小配線長
に基づいてクロックスキューに対する評価値を算定する
（ステップS2）。例えばこの評価値Tscewは、 Tscew＝（α・C1＋R1・C1）−（α・C2＋R2・C2） α；クロックバッファの駆動能力 C1；最長配線の配線容量 R1；最長配線の配線抵抗 C2；最短配線の配線容量 R2；最短配線の配線抵抗 によって与えられる。上式において第１項目は最長配線
のスキュー値を意味し、第２項目は最短配線のスキュー
値を意味する。各項におけるα・C1及びα・C2は夫々ク
ロックバッファ回路の駆動能力との関係における容量性
遅延に着目したもので、R1・C1及びR2・C2は夫々配線の
CR時定数による遅延を考慮したものである。
このようにして算定された評価値に対してはクロック
スキュー目標値との関係で良否判定が行われる（ステッ
プS3）。この判定においては評価値Tscewがゼロに近い
ほど良好とされるが、良否の境界値は半導体集積回路の
要求仕様もしくは動作速度などの観点から予め所定値に
決定されている。
評価値が良好である場合にはセル領域の分割状態はそ
ののままの状態で確定される。その後セル相互間の詳細
配線の決定が行われる。但しスキューが不必要に小さく
なり過ぎている場合には部分領域の統合を行って分割数
を減らし（ステップS4）、半導体集積回路の動作仕様も
しくは動作速度などに対して最適化を図る。特にこのよ
うな処理は必ず行わなくてもよいが、部分領域の数が減
れば第２クロック分配回路の数も減ってそれがチップに
占める面積を少なくすることができる。
スキュー目標値を満足していない場合には、セル領域
をさらに細分化して（ステップS4）、同様の処理を行っ
て再び判定が行われる。
なお、このような処理により最適な部分領域の数など
が決定された後、それを反映させるようにして実際の配
置配線のためのレイアウトが行われる。
第８図に示される処理は、セルの配置処理と配線経路
決定処理との双方にまたがって個々具体的に行っていく
こもできる。例えば部分領域の分割数を仮定した後にセ
ル配置を行い、その後で評価値の良否判定を行ってから
配線経路の決定をする。このようにすると、クロックス
キューの発生度合いを高精度に把握しながら処理を進め
ていくことができるが、部分領域の分割数を変更する場
合には第２クロック分配回路の数や位置も変更されるこ
とから、セルの配置を最初からやり直さなければならな
くなり、レイアウト処理の効率は低下せざるを得ない。
上記実施例によれば以下の効果がある。
（１）第２図に示されるように、例えばクロック配線群
17に含まれるクロック配線と交差する信号配線27の空き
領域に、電源配線28に接続するダミー電源配線29を交差
配置する。クロック配線に交差させて敷き詰められたダ
ミー電源配線29は、例えばクロック分配回路間やクロッ
クドライバ間で等長化されるべき配線に交差する他の信
号配線の数や分布状態による影響を実質的に受けずにク
ロック配線間における等容量化を達成する。これによ
り、第１クロック分配回路８に至るクロック配線群17,1
8でのクロックスキューが低減若しくは防止され、ま
た、第１クロック分配回路８から第２クロック分配回路
13〜16に至るクロック配線群19〜22でのクロックスキュ
ーが低減若しくは防止される。
（２）第４図及び第５図に示されるように、複数個の入
力バッファの出力信号線42（62）と複数個の出力バッフ
ァの入力信号線43（63）を交差配置しておき、所要の交
差位置で所定の入力信号線と出力信号線を結合してクロ
ック信号の分配状態を決定するように構成することによ
り、上記同様に、クロック分配回路の内部において縦横
に交差された入力信号線と出力信号線がどの位置で接続
されているか否かにかかわらずその内部配線の等長化並
びに等容量化を達成することができる。
（３）上記（２）の構成において入力バッファと出力バ
ッファとの接続関係は入力信号線43（63）と出力信号線
42（62）を接続するためのコンタクトの位置に応じて任
意に決定することができるから、入力クロック信号の相
数の多少にかかわらず、また、分配先の順序回路の数の
多少にかかわらず融通性をもって適用することができ
る。
（４）上記（１），（２）により、クロック入力回路6,
7から第２クロック分配回路13〜16に至る経路ではクロ
ックスキューは実質的に生じないものとみなすことがで
きるから、半導体集積回路全体のクロックスキューを定
量的に把握することができる。したがって、クロックス
キューを低減するためのクロック配線決定手法を容易化
することができる。換言すれば、容易にクロックスキュ
ーを低減することができる。
（５）第６図に示されるように、入力を共通にした複数
個のエミッタフォロア出力回路71〜78において、未使用
出力端子に対応される前記エミッタフォロア出力回路に
も電流を貫通させるようにしておくことにより、クロッ
ク分配回路もしくはクロック出力バッファ内部における
遅延成分をその出力態様かかわらず実質的に不変とする
ことができ、この点においてもクロックスキューの低減
に寄与する。
（６）クロック分配回路間やクロックバッファ間におい
てクロック信号を差動信号で伝達することにより、非反
転並びに反転の個々の信号の変化遅延の概ね半分の遅延
が実質的な伝達遅延とされ、これにより、クロック分配
回路間やクロックバッファ間でのクロック伝達速度を向
上させることができる。
（７）クロック配線に存在する容量成分はその経路に沿
って存在する分布容量とみなされる。クロック配線長の
相違を吸収して等容量化するにはクロック信号線にダミ
ー配線90を結合するとよいが、当該ダミー配線90は実質
的な信号伝達経路とはされな。このため、第７図に示さ
れるようにダミー配線90を相対的にクロックドライバの
出力端子寄りに配置することにより、当該ダミー配線90
によって増える容量成分がクロックドライバにとって実
質的な負荷もしくは相対的に大きな遅延成分になるのと
等価される。したがって、クロック配線長の相違に対し
て相互間の等容量化が促進され、これがクロックスキュ
ーの低減に寄与する。
（８）第１図に示されるように、途中にクロック分配回
路を配置してクロック配線を行う場合に、前段のクロッ
ク分配回路の配置を決定した状態で、後段のクロック分
配回路を、回路の全体領域に対して仮想的に分割した部
分領域の夫々に配置し、各部分領域におけるクロックス
キューの評価値を検討しながらその部分領域をさらに細
分化したりしてクロック配線を行う手法を採用すること
により、動作の高速化の要求に応じてクロックスキュー
を小さくすることを容易に達成することができる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能である。
第１図に示される実施例では部分領域を４分割とした
が所要のクロックスキュー目標値との関係に従って適宜
変更することができる。また、第１図では双方のクロッ
ク入力回路6,7を利用する形態を一例としたが何れか一
方だけを利用する態様にも本発明は適用可能である。ま
た、外部から供給されるクロック信号の相数は特に制限
されない。また、第２クロック分配回路に至るまでのク
ロック配線は差動形態に限定されない。また、クロック
信号は外部のクロックパルスジェネレータから供給され
る構成に限定されず、発振子を利用したジェネレータを
内蔵してもよい。また、上記実施例ではバイポーラトラ
ンジスタを用いたECLのような回路に適用した場合につ
いて説明したが、MOS回路さらにはCMOS回路にも適用す
ることができる。このときエミッタフォロア回路はソー
スフォロア回路に変更される。
以上の説明では主として本発明者によって成された発
明をその背景となった利用分野である半導体集積回路に
適用した場合について説明したが、本発明はそれに限定
されるものではなく、実装基板若しくは配線基板に形成
されるクロック供給系などにも広く適用することができ
る。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、クロック配線に交差させてダミー電源配線
を敷き詰めることにより、クロック分配回路間やクロッ
クドライバ間で等長化されるべきクロック配線はそれに
交差する他の信号配線の数や分布状態による影響を実質
的に受けず、これにより、クロック配線間における等容
量化を容易に達成して、クロックスキューを低減させる
ことができるという効果がある。
また、複数個の入力バッファの出力信号線と複数個の
出力バッファの入力信号線を交差配置しておき、所要の
交差位置で所定の入力信号線と出力信号線を結合してク
ロック信号の分配状態を決定するように構成することに
より、クロック分配回路の内部において縦横に交差され
た入力信号線と出力信号線がどの位置で接続されている
か否かにかかわらず、その内部配線の等長化並びに等容
量化を達成することができる。
放射状にクロック分配回路を配置してクロック配線を
行う場合に、各クロック分配回路に至るまでのクロック
配線やクロック分配回路に上記夫々の手段を適用するこ
とにより、クロック分配回路に至る経路ではクロックス
キューは実質的に生じないものとみなすことができる。
したがって、半導体集積回路全体のクロックスキューを
定量的に把握することができ、クロックスキューを低減
するためのクロック配線決定手法を容易化することがで
きる。換言すれば、容易にクロックスキューを低減する
ことができる。
入力を共通にした複数個のエミッタフォロア出力回路
において、未使用出力端子に対応される前記エミッタフ
ォロア出力回路にも電流を貫通させるようにしておくこ
とにより、クロック分配回路もしくはクロック出力バッ
ファ内部における遅延成分をその出力態様にかかわらず
実質的に不変とすることができ、この点においてもクロ
ックスキューの低減に寄与する。
クロック分配回路間やクロックバッファ間においてク
ロック信号を差動信号で伝達することにより、非反転並
びに反転の個々の信号の変化遅延の概ね半分の遅延が実
質的な伝達遅延とされ、これにより、クロック分配回路
間やクロックバッファ間でのクロック伝達速度を向上さ
せることができる。
クロック配線長の相違を吸収して等容量化するために
クロック信号線にダミー配線を結合するとき、そのダミ
ー配線を相対的にクロックドライバの出力端子寄りに配
置することにより、当該ダミー配線によって増える容量
成分がクロックドライバにとって実質的な負荷もしくは
相対的に大きな遅延成分とされ、これにより、クロック
配線長が相違する状況下においてクロックスキューの低
減に寄与する。
途中にクロック分配回路を配置してクロック配線を行
う場合に、前段のクロック分配回路の配置を決定した状
態で、後段のクロック分配回路を、回路の全体領域に対
して仮想的に分割した部分領域の夫々に配置し、各部分
領域におけるクロックスキューの評価値を検討しながら
その部分領域をさらに細分化したりしてクロック配線を
行う手法を採用することにより、動作の高速化の要求に
応じてクロックスキューを小さくすることを容易に達成
することができる。
【図面の簡単な説明】
第１図は本発明を適用した半導体集積回路の一実施例説
明図、 第２図はダミー電源配線を用いて構成されるクロック分
配回路の一例説明図、 第３図は差動信号線によるクロック信号の伝達方式の一
例説明図、 第４図は第１図における第１クロック分配回路の一例論
理回路図、 第５図は第１図における第２クロック分配回路の一例論
理回路図、 第６図はクロック分配回路もしくはクロックバッファの
別の回路構成図、 第７図はダミー配線を利用する方式の一例説明図、 第８図は部分領域への分割とクロックスキューの評価と
を利用して行うクロック配線方式の全体的な一実施例説
明図である。 ３…セル形成領域、4,5…外部クロック入力端子群、6,7
…クロック入力回路、８…第１クロック分配回路、９〜
13…部分領域、13〜16…第２クロック分配回路、17,18
…クロック配線群、19〜22…クロック配線群、23,24…
フリップフロップ、25,26…クロック配線、27…その他
の信号配線、28…電源配線、29…ダミー電源配線、31〜
34…クロック入力バッファ、35〜41…クロック出力バッ
ファ、42…差動出力信号線、43…差動入力信号線、51〜
54…クロック入力バッファ、55〜61…クロック出力バッ
ファ、62…差動出力信号線、63…差動入力信号線、70…
差動入力回路、71〜78…エミッタフォロア回路、81〜88
…エミッタフォロア回路、90…ダミー配線。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｌ 7/00 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/10 H01L 21/82 H01L 27/04

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック入力回路を介して外部から受けた
    クロック信号を分配する第１分配回路と、 前記第１分配回路から出力されるクロック信号を受けて
    これを所要回路に分配する複数の第２分配回路とを具備
    して成り、 前記第１分配回路から前記複数の第２分配回路に至るク
    ロック配線の上層又は下層には、該クロック配線と交差
    する信号線の空き領域に、電源配線に接続された複数の
    ダミー電源配線を交差配置したことを特徴とするクロッ
    ク供給回路。
  2. 【請求項２】前記第１分配回路又は前記複数の第２分配
    回路は、複数の入力バッファと、複数の出力バッファと
    を持ち、 前記複数の入力バッファの複数の出力信号線と前記出力
    バッファの複数の入力信号線とが交差配置され、所定の
    交差位置で所定の出力信号線と所定の入力信号線とが結
    合されて成ることを特徴とする請求項１に記載のクロッ
    ク供給回路。
  3. 【請求項３】前記第１分配回路の入力端子に結合される
    クロック配線及び前記第１分配回路の出力端子に結合さ
    れるクロック配線は、クロック信号の伝達を差動信号で
    行う差動信号線であることを特徴とする請求項１又は２
    に記載のクロック供給回路。
  4. 【請求項４】前記複数の第２分配回路は、入力を共通に
    した複数個のエミッタフォロア出力回路又はソースフォ
    ロア出力回路を含み、 前記複数個のエミッタフォロア出力回路又はソースフォ
    ロア出力回路の不使用出力端子に対応する前記エミッタ
    フォロア出力回路又はソースフォロア出力回路にも、電
    流を貫通させるようにしたことを特徴とする請求項１乃
    至３の何れか１項に記載のクロック供給回路。
  5. 【請求項５】前記第１分配回路半導体集積回路の半導体
    基板の回路形成領域の略中央部に配置され、 前記回路形成領域は複数の部分領域を含み、前記複数の
    部分領域のそれぞれには前記第２分配回路が配置されて
    いることを特徴とする請求項１乃至４の何れか１項に記
    載のクロック供給回路。
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