JP3184135B2 - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JP3184135B2 JP3184135B2 JP32668697A JP32668697A JP3184135B2 JP 3184135 B2 JP3184135 B2 JP 3184135B2 JP 32668697 A JP32668697 A JP 32668697A JP 32668697 A JP32668697 A JP 32668697A JP 3184135 B2 JP3184135 B2 JP 3184135B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト方法に関し、特に、半導体集積回路における
クロックスキューの低減に有効なレイアウト方法に関す
る。
レイアウト方法に関し、特に、半導体集積回路における
クロックスキューの低減に有効なレイアウト方法に関す
る。
【０００２】
【従来の技術】半導体集積回路においては、各回路の動
作の時間的な基準にクロックを用い、１つのクロック或
いは位相の異なる複数のクロックに同期させてＬＳＩ全
体を動作させることにより信号処理が行われる。クロッ
クは、通常、ＬＳＩの外部から供給され、チップ内にあ
って動作上クロックを必要とするラッチ、フリップフロ
ップ、レジスタ或いはカウンタなどの順序回路に分配さ
れる。
作の時間的な基準にクロックを用い、１つのクロック或
いは位相の異なる複数のクロックに同期させてＬＳＩ全
体を動作させることにより信号処理が行われる。クロッ
クは、通常、ＬＳＩの外部から供給され、チップ内にあ
って動作上クロックを必要とするラッチ、フリップフロ
ップ、レジスタ或いはカウンタなどの順序回路に分配さ
れる。
【０００３】ところで、ＬＳＩは近年ますます高集積
化、大チップ化する傾向にあり、それに伴ない、クロッ
クの入力端子から末端のフリップフロップ（以後、順序
回路の代表例として用いる）に到達する迄の遅延時間も
長くなってきている。そして、その結果、チップ上でク
ロックの供給源から各供給先までの配線長が異なること
などが原因で生じる、クロックが各フリップフロップに
到達する迄の時間のばらつき（クロックスキュー）を小
さくすることが困難になっている。
化、大チップ化する傾向にあり、それに伴ない、クロッ
クの入力端子から末端のフリップフロップ（以後、順序
回路の代表例として用いる）に到達する迄の遅延時間も
長くなってきている。そして、その結果、チップ上でク
ロックの供給源から各供給先までの配線長が異なること
などが原因で生じる、クロックが各フリップフロップに
到達する迄の時間のばらつき（クロックスキュー）を小
さくすることが困難になっている。
【０００４】クロックスキューが大きいと、その分クロ
ックどうしの間隔（或る位相のクロックと次の位相のク
ロックとの時間間隔）を長くするなどの対策が必要とな
り、回路の動作速度が制限される。又、このクロックス
キューがあると、フリップフロップでは誤った信号を取
り込んだり、論理ゲートでは出力信号の波形に好ましか
らざるひげ状パルスが発生するなどして、回路が誤動作
する恐れがある。従って、クロック同期型ＬＳＩにおけ
る性能（動作速度）向上の為には、クロックスキューを
小さくすることが重要である。
ックどうしの間隔（或る位相のクロックと次の位相のク
ロックとの時間間隔）を長くするなどの対策が必要とな
り、回路の動作速度が制限される。又、このクロックス
キューがあると、フリップフロップでは誤った信号を取
り込んだり、論理ゲートでは出力信号の波形に好ましか
らざるひげ状パルスが発生するなどして、回路が誤動作
する恐れがある。従って、クロック同期型ＬＳＩにおけ
る性能（動作速度）向上の為には、クロックスキューを
小さくすることが重要である。
【０００５】そこで、従来、このクロックスキューを小
さくするために、いろいろな方法が考えられている。そ
のような、クロックスキュー低減方法の一つに、ＣＴＳ
（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：クロッ
ク・ツリー・シンセシス）を用いる方法がある。ＣＴＳ
の一例を、図１０に示す。図１０を参照して、この図に
示すＣＴＳはネット分割で構成されており、クロック入
力のための外部端子１から末端のフリップフロップＦＦ
迄の間に、複数のバッファＢa 、Ｂb 、Ｂc ・・・を設
け、クロックネット２をツリー状に接続する。すなわ
ち、クロックを２倍、４倍、８倍・・・というように次
第に分配させ、しかも各段のバッファの負荷容量（配線
容量および次段ゲートの入力容量など）が一致するよう
に、クロック分配系を設計する方法である。上記ＣＴＳ
を用いたクロックの分配方法は、図１１にフロー図を示
す自動レイアウト工程１０の配置処理１１後に、クロッ
クスキュー低減処理１２として実行され、ネットのドラ
イブ用バッファそれぞれのパスが等しい遅延値になるよ
うに自動レイアウト工程で冗長配線することで、クロッ
クスキューを最小に抑えている。
さくするために、いろいろな方法が考えられている。そ
のような、クロックスキュー低減方法の一つに、ＣＴＳ
（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：クロッ
ク・ツリー・シンセシス）を用いる方法がある。ＣＴＳ
の一例を、図１０に示す。図１０を参照して、この図に
示すＣＴＳはネット分割で構成されており、クロック入
力のための外部端子１から末端のフリップフロップＦＦ
迄の間に、複数のバッファＢa 、Ｂb 、Ｂc ・・・を設
け、クロックネット２をツリー状に接続する。すなわ
ち、クロックを２倍、４倍、８倍・・・というように次
第に分配させ、しかも各段のバッファの負荷容量（配線
容量および次段ゲートの入力容量など）が一致するよう
に、クロック分配系を設計する方法である。上記ＣＴＳ
を用いたクロックの分配方法は、図１１にフロー図を示
す自動レイアウト工程１０の配置処理１１後に、クロッ
クスキュー低減処理１２として実行され、ネットのドラ
イブ用バッファそれぞれのパスが等しい遅延値になるよ
うに自動レイアウト工程で冗長配線することで、クロッ
クスキューを最小に抑えている。
【０００６】クロックスキュー低減を目的とした他の自
動レイアウト方法が、特開平６−１７７２４８号公報に
開示されている。図１２に、上記公報記載の、クロック
発生回路を用いたスキュー調整法を適用したチップのレ
イアウト図を示す。図１２を参照して、このＬＳＩは、
クロック発生回路３を備えている。クロック発生回路３
は、外部端子１に入力されたクロックに対し、立上り及
び立下りタイミングの異る複数のサブクロックＣＬ
Ｋa 、ＣＬＫb 、ＣＬＫc ・・・を発生する。そして、
配置されたフリップフロップＦＦa 、ＦＦb 、ＦＦc ・
・・とクロック発生回路３との間の距離に応じて、クロ
ック発生回路３に近接して配置されたフリップフロップ
ＦＦc には、タイミング遅れが大きいサブクロックＣＬ
Ｋc を分配し、逆に、遠くに配置されたフリップフロッ
プＦＦa には、タイミング遅れの小さいサブクロックＣ
ＬＫa を分配するというようにクロック発生回路内部で
クロックのスキュー調整を行い、これによりクロックス
キューを低減させている。
動レイアウト方法が、特開平６−１７７２４８号公報に
開示されている。図１２に、上記公報記載の、クロック
発生回路を用いたスキュー調整法を適用したチップのレ
イアウト図を示す。図１２を参照して、このＬＳＩは、
クロック発生回路３を備えている。クロック発生回路３
は、外部端子１に入力されたクロックに対し、立上り及
び立下りタイミングの異る複数のサブクロックＣＬ
Ｋa 、ＣＬＫb 、ＣＬＫc ・・・を発生する。そして、
配置されたフリップフロップＦＦa 、ＦＦb 、ＦＦc ・
・・とクロック発生回路３との間の距離に応じて、クロ
ック発生回路３に近接して配置されたフリップフロップ
ＦＦc には、タイミング遅れが大きいサブクロックＣＬ
Ｋc を分配し、逆に、遠くに配置されたフリップフロッ
プＦＦa には、タイミング遅れの小さいサブクロックＣ
ＬＫa を分配するというようにクロック発生回路内部で
クロックのスキュー調整を行い、これによりクロックス
キューを低減させている。
【０００７】
【発明が解決しようとする課題】上述の、ＣＴＳを用い
た自動レイアウトによるクロック分配および、クロック
発生回路を用いたクロック分配における第１の問題は、
ＬＳＩの大規模化に伴い消費電力が増加することであ
る。
た自動レイアウトによるクロック分配および、クロック
発生回路を用いたクロック分配における第１の問題は、
ＬＳＩの大規模化に伴い消費電力が増加することであ
る。
【０００８】ＣＴＳによる自動レイアウトの場合、ＣＴ
Ｓが複数のバッファを設けてクロックネットをツリー状
に接続することで、バッファの数は通常の接続方法に比
べ約２倍以上増加してしまい、このバッファが動作する
際に消費する電力も約２倍以上の増加が見込まれるから
である。一方、特開平６−１７７２４８号公報記載のク
ロック発生回路を用いたクロック分配でも、フリップフ
ロップが配置された位置毎にスキューを調整したサブク
ロックを用意する必要があるので、ＬＳＩの大規模化に
伴ってクロック発生回路を構成する遅延回路が増大し、
それにつれ消費電力も増加する。
Ｓが複数のバッファを設けてクロックネットをツリー状
に接続することで、バッファの数は通常の接続方法に比
べ約２倍以上増加してしまい、このバッファが動作する
際に消費する電力も約２倍以上の増加が見込まれるから
である。一方、特開平６−１７７２４８号公報記載のク
ロック発生回路を用いたクロック分配でも、フリップフ
ロップが配置された位置毎にスキューを調整したサブク
ロックを用意する必要があるので、ＬＳＩの大規模化に
伴ってクロック発生回路を構成する遅延回路が増大し、
それにつれ消費電力も増加する。
【０００９】第２の問題は、ＣＴＳによる自動レイアウ
トにおいては、ＬＳＩの大規模化に伴いチップ面積が増
大し、レイアウトが困難となることである。ＣＴＳは複
数のバッファを設けてクロックネットをツリー状に接続
することから、クロックネットに接続されるフリップフ
ロップ数の増大に伴い、挿入されるバッファの数も増え
るからである。又、ツリー状に接続した各段のバッファ
回路の負荷容量が一致するようにクロックネットを配線
することで配線長も増加し、レイアウトに必要な配線チ
ャネルが不足してしまうからである。
トにおいては、ＬＳＩの大規模化に伴いチップ面積が増
大し、レイアウトが困難となることである。ＣＴＳは複
数のバッファを設けてクロックネットをツリー状に接続
することから、クロックネットに接続されるフリップフ
ロップ数の増大に伴い、挿入されるバッファの数も増え
るからである。又、ツリー状に接続した各段のバッファ
回路の負荷容量が一致するようにクロックネットを配線
することで配線長も増加し、レイアウトに必要な配線チ
ャネルが不足してしまうからである。
【００１０】従って、本発明の目的は、上述した従来の
クロック分配方法における課題を解決して、ドライブ用
バッファや遅延回路を最小限に抑えることが可能で、消
費電力の削減、チップ面積の削減に有効な、しかもクロ
ックのスキューの発生防止にも有効な半導体集積回路の
レイアウト方法を提供することである。
クロック分配方法における課題を解決して、ドライブ用
バッファや遅延回路を最小限に抑えることが可能で、消
費電力の削減、チップ面積の削減に有効な、しかもクロ
ックのスキューの発生防止にも有効な半導体集積回路の
レイアウト方法を提供することである。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト方法は、複数の順序回路と前記順序回路に
クロックを供給する複数のドライブ用バッファとを有す
る半導体集積回路におけるチップ上の回路配置、配線経
路を決めるために、前記複数のドライブ用バッファを除
く、複数の順序回路の配置を行う第１ステップと、前記
複数のドライブ用バッファを駆動するルートバッファを
チップ上の任意の位置に配置する第２ステップと、前記
ルートバッファの近傍に前記複数のドライブ用バッファ
の中の第１のドライブ用バッファを配置する第３ステッ
プと、前記配置した第１のドライブ用バッファの駆動能
力及び駆動可能な順序回路の個数ｎ1 を求める第４ステ
ップと、前記求めた順序回路の個数ｎ1 に従い、前記複
数の順序回路を前記第１のドライブ用バッファに最も近
い距離に位置する順序回路から順次、前記第１のドライ
ブ用バッファに割り当てる第５ステップと、前記ルート
バッファから前記第１のドライブ用バッファ迄の距離と
前記第１のドライブ用バッファに割り当てた前記順序回
路の個数ｎ1 とにより、第１の遅延時間を求める第６ス
テップと、Σ（ｎi ）個の順序回路が占める領域を除い
た領域を対象に、前記ルートバッファに最も近い任意の
場所に、前記複数のドライブ用バッファの内の第（ｉ＋
１）のドライブ用バッファを配置する第７ステップと、
前記第１の遅延時間と等しくなるように前記ルートバッ
ファから前記第（ｉ＋１）のドライブ用バッファまでの
距離並びに前記第（ｉ＋１）のドライブ用バッファの駆
動能力及び駆動可能な順序回路の個数ｎi+1 を求め、前
記求めた順序回路の個数に従い、前記複数の順序回路を
前記第（ｉ＋１）のドライブ用バッファに最も近い距離
に位置する順序回路から順次、前記第（ｉ＋１）のドラ
イブ用バッファに割り当てる第８ステップと、前記第
（ｉ＋１）のドライブ用バッファに割り当てるべき順序
回路の有無を判別する第９ステップとを、ｉの初期値を
１とし、前記第９ステップでの判別結果が「有り」の場
合はｉ＝ｉ＋１として、前記第９ステップでの判別結果
が「無し」になるまで繰り返し実行するステップと、前
記第９ステップでの判別結果が「無し」のとき、前記複
数のドライブ用バッファ各各に対応させた順序回路のク
ロック用配線を行う第１０ステップと、一のドライブ用
バッファに割り当てた各各の順序回路どうしの間のスキ
ューの比較をドライブ用バッファが属する領域毎に行う
と共に、ドライブ用バッファが属する各各の領域どうし
の間でスキューの比較を行う第１１ステップと、前記第
１１ステップにおける領域どうしの間でのスキューの比
較結果が定められた値以上であるとき、再度前記第７ス
テップから繰り返し実行するステップとを設けたことを
特徴とする。
のレイアウト方法は、複数の順序回路と前記順序回路に
クロックを供給する複数のドライブ用バッファとを有す
る半導体集積回路におけるチップ上の回路配置、配線経
路を決めるために、前記複数のドライブ用バッファを除
く、複数の順序回路の配置を行う第１ステップと、前記
複数のドライブ用バッファを駆動するルートバッファを
チップ上の任意の位置に配置する第２ステップと、前記
ルートバッファの近傍に前記複数のドライブ用バッファ
の中の第１のドライブ用バッファを配置する第３ステッ
プと、前記配置した第１のドライブ用バッファの駆動能
力及び駆動可能な順序回路の個数ｎ1 を求める第４ステ
ップと、前記求めた順序回路の個数ｎ1 に従い、前記複
数の順序回路を前記第１のドライブ用バッファに最も近
い距離に位置する順序回路から順次、前記第１のドライ
ブ用バッファに割り当てる第５ステップと、前記ルート
バッファから前記第１のドライブ用バッファ迄の距離と
前記第１のドライブ用バッファに割り当てた前記順序回
路の個数ｎ1 とにより、第１の遅延時間を求める第６ス
テップと、Σ（ｎi ）個の順序回路が占める領域を除い
た領域を対象に、前記ルートバッファに最も近い任意の
場所に、前記複数のドライブ用バッファの内の第（ｉ＋
１）のドライブ用バッファを配置する第７ステップと、
前記第１の遅延時間と等しくなるように前記ルートバッ
ファから前記第（ｉ＋１）のドライブ用バッファまでの
距離並びに前記第（ｉ＋１）のドライブ用バッファの駆
動能力及び駆動可能な順序回路の個数ｎi+1 を求め、前
記求めた順序回路の個数に従い、前記複数の順序回路を
前記第（ｉ＋１）のドライブ用バッファに最も近い距離
に位置する順序回路から順次、前記第（ｉ＋１）のドラ
イブ用バッファに割り当てる第８ステップと、前記第
（ｉ＋１）のドライブ用バッファに割り当てるべき順序
回路の有無を判別する第９ステップとを、ｉの初期値を
１とし、前記第９ステップでの判別結果が「有り」の場
合はｉ＝ｉ＋１として、前記第９ステップでの判別結果
が「無し」になるまで繰り返し実行するステップと、前
記第９ステップでの判別結果が「無し」のとき、前記複
数のドライブ用バッファ各各に対応させた順序回路のク
ロック用配線を行う第１０ステップと、一のドライブ用
バッファに割り当てた各各の順序回路どうしの間のスキ
ューの比較をドライブ用バッファが属する領域毎に行う
と共に、ドライブ用バッファが属する各各の領域どうし
の間でスキューの比較を行う第１１ステップと、前記第
１１ステップにおける領域どうしの間でのスキューの比
較結果が定められた値以上であるとき、再度前記第７ス
テップから繰り返し実行するステップとを設けたことを
特徴とする。
【００１２】本発明を適用したＬＳＩには、クロック分
配に関わるバッファとして、分配の大本であるルートバ
ッファが一つと、実際に順序回路にクロックを供給する
複数のドライブ用バッファとがある。そして、ＬＳＩの
レイアウトに際し、クロック分配の大本であるルートバ
ッファからの距離が遠いドライブ用バッファに割り当て
る順序回路の個数は少なくし、一方、距離が近いドライ
ブ用バッファに割り当てる順序回路の個数は多くする。
これにより、ルートバッファからドライブ用バッファ迄
の配線長によって決まる遅延時間とドライブ用バッファ
に駆動される順序回路の個数によって決まる遅延時間と
の総和が、各ドライブ用バッファどうしの間で同じくな
るようにして、スキューを小さくする。
配に関わるバッファとして、分配の大本であるルートバ
ッファが一つと、実際に順序回路にクロックを供給する
複数のドライブ用バッファとがある。そして、ＬＳＩの
レイアウトに際し、クロック分配の大本であるルートバ
ッファからの距離が遠いドライブ用バッファに割り当て
る順序回路の個数は少なくし、一方、距離が近いドライ
ブ用バッファに割り当てる順序回路の個数は多くする。
これにより、ルートバッファからドライブ用バッファ迄
の配線長によって決まる遅延時間とドライブ用バッファ
に駆動される順序回路の個数によって決まる遅延時間と
の総和が、各ドライブ用バッファどうしの間で同じくな
るようにして、スキューを小さくする。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て、図面を参照して説明する。尚、以下の説明において
は、クロックを供給される側の順序回路の代表例とし
て、フリップフロップを用いる。図１〜図２は、本発明
の一実施の形態による自動レイアウトの流れを示す、フ
ロー図である。又、図３は、本発明によりルートバッフ
ァ、ドライブ用バッファ及びフリップフロップを配置す
る際の、ネット展開の基本的概念を示すイメージ図であ
る。図４は、実際のチップのレイアウトを模式的に示す
図である。
て、図面を参照して説明する。尚、以下の説明において
は、クロックを供給される側の順序回路の代表例とし
て、フリップフロップを用いる。図１〜図２は、本発明
の一実施の形態による自動レイアウトの流れを示す、フ
ロー図である。又、図３は、本発明によりルートバッフ
ァ、ドライブ用バッファ及びフリップフロップを配置す
る際の、ネット展開の基本的概念を示すイメージ図であ
る。図４は、実際のチップのレイアウトを模式的に示す
図である。
【００１４】図１〜図４を参照して、複数のフリップフ
ロップＦＦを有するＬＳＩの自動レイアウト工程２０を
実行するにあたって、先ず、ドライブ用バッファＤ
Ｂ1 ，ＤＢ2 ，・・・，ＤＢ5 以外の回路ブロックを配
置する（ステップＳ1 ）。
ロップＦＦを有するＬＳＩの自動レイアウト工程２０を
実行するにあたって、先ず、ドライブ用バッファＤ
Ｂ1 ，ＤＢ2 ，・・・，ＤＢ5 以外の回路ブロックを配
置する（ステップＳ1 ）。
【００１５】次いで、クロック分配の大本となるルート
バッファＲＢを、チップ内の任意の場所に配置する（ス
テップＳ2 ）。本実施の形態の場合、ルートバッファＲ
Ｂをチップの左上の隅に配置している。
バッファＲＢを、チップ内の任意の場所に配置する（ス
テップＳ2 ）。本実施の形態の場合、ルートバッファＲ
Ｂをチップの左上の隅に配置している。
【００１６】上記ルートバッファの配置後、ルートバッ
ファＲＢの近傍に一つ目のドライブ用バッファＤＢ1 を
配置し（ステップＳ3 ）、その第１バッファＤＢ1 の駆
動能力と、その駆動能力で駆動可能なフリップフロップ
の個数とを求める（ステップＳ4 ）。そして、第１バッ
ファＤＢ1 に最も近い距離にあるフリップフロップか
ら、ステップＳ4 で求めた個数のフリップフロップを順
次割り当てる（ステップＳ5 ）。
ファＲＢの近傍に一つ目のドライブ用バッファＤＢ1 を
配置し（ステップＳ3 ）、その第１バッファＤＢ1 の駆
動能力と、その駆動能力で駆動可能なフリップフロップ
の個数とを求める（ステップＳ4 ）。そして、第１バッ
ファＤＢ1 に最も近い距離にあるフリップフロップか
ら、ステップＳ4 で求めた個数のフリップフロップを順
次割り当てる（ステップＳ5 ）。
【００１７】割当てが終わった後、ルートバッファＲＢ
から第１番目のドライブ用バッファＤＢ1 迄の距離と、
その第１バッファＤＢ1 に割り当てられたフリップフロ
ップの個数とから、この第１バッファＤＢ1 における遅
延時間Ｔｐｄ1 を求める（ステップＳ6 ）。
から第１番目のドライブ用バッファＤＢ1 迄の距離と、
その第１バッファＤＢ1 に割り当てられたフリップフロ
ップの個数とから、この第１バッファＤＢ1 における遅
延時間Ｔｐｄ1 を求める（ステップＳ6 ）。
【００１８】次に、第１番目のドライブ用バッファＤＢ
1 に割り当てられたフリップフロップの領域を除いた残
りの領域の中で、ルートバッファＲＢに最も近い任意の
位置に、次のドライブ用バッファＤＢ2 を配置する（ス
テップＳ7 ）。
1 に割り当てられたフリップフロップの領域を除いた残
りの領域の中で、ルートバッファＲＢに最も近い任意の
位置に、次のドライブ用バッファＤＢ2 を配置する（ス
テップＳ7 ）。
【００１９】ここで、ルートバッファＲＢから第２番目
のドライブ用バッファＤＢ2 迄の距離を基に、第２バッ
ファＤＢ2 の駆動能力と、第２バッファＤＢ2 に割り当
てるフリップフロップの個数とを決定する（ステップＳ
8 ）。このステップにおいては、第２バッファＤＢ2 の
駆動能力、第２バッファに割り当てるフリップフロップ
の個数の内、どれを変えても良い。但し、第２バッファ
ＤＢ2 における遅延時間が、ステップＳ6 で求めた第１
バッファＤＢ1 における遅延時間Ｔｐｄ1 と等しくなる
ようにする。そのために、ルートバッファＲＢから第２
バッファＤＢ2迄の配線長で決まる遅延時間と、割り当
てたフリップフロップの個数で決まる遅延時間との総和
が、第１番目のドライブ用バッファＤＢ1 における遅延
時間の総和と同じ程度になるようにする。
のドライブ用バッファＤＢ2 迄の距離を基に、第２バッ
ファＤＢ2 の駆動能力と、第２バッファＤＢ2 に割り当
てるフリップフロップの個数とを決定する（ステップＳ
8 ）。このステップにおいては、第２バッファＤＢ2 の
駆動能力、第２バッファに割り当てるフリップフロップ
の個数の内、どれを変えても良い。但し、第２バッファ
ＤＢ2 における遅延時間が、ステップＳ6 で求めた第１
バッファＤＢ1 における遅延時間Ｔｐｄ1 と等しくなる
ようにする。そのために、ルートバッファＲＢから第２
バッファＤＢ2迄の配線長で決まる遅延時間と、割り当
てたフリップフロップの個数で決まる遅延時間との総和
が、第１番目のドライブ用バッファＤＢ1 における遅延
時間の総和と同じ程度になるようにする。
【００２０】上記ステップＳ7 〜Ｓ8 の処理を、チップ
上で未割り当て領域がなくなるまで、繰り返し行う。以
上の処理により、ルートバッファＲＢに距離が近いドラ
イブ用バッファほど割り当てられるフリップフロップの
個数は多く、逆に、ルートバッファＲＢから遠いドライ
ブ用バッファほど割り当てられるフリップフロップの個
数は少なくできる。
上で未割り当て領域がなくなるまで、繰り返し行う。以
上の処理により、ルートバッファＲＢに距離が近いドラ
イブ用バッファほど割り当てられるフリップフロップの
個数は多く、逆に、ルートバッファＲＢから遠いドライ
ブ用バッファほど割り当てられるフリップフロップの個
数は少なくできる。
【００２１】次に、ドライブ用バッファ毎のフリップフ
ロップのクロック配線を行い（ステップＳ10）、各ドラ
イブ用バッファの領域のスキューチェックを行う（ステ
ップＳ11）。スキューチェックの結果、各ドライブ用バ
ッファの領域内でスキューがある場合は、ドライブ用バ
ッファやフリップフロップの配置変更を行う。一方、各
ドライブ用バッファの領域どうしの間でスキューがある
場合は、先のステップＳ7 に戻り、ドライブ用バッファ
の配置からやり直す。
ロップのクロック配線を行い（ステップＳ10）、各ドラ
イブ用バッファの領域のスキューチェックを行う（ステ
ップＳ11）。スキューチェックの結果、各ドライブ用バ
ッファの領域内でスキューがある場合は、ドライブ用バ
ッファやフリップフロップの配置変更を行う。一方、各
ドライブ用バッファの領域どうしの間でスキューがある
場合は、先のステップＳ7 に戻り、ドライブ用バッファ
の配置からやり直す。
【００２２】このようにして、ルートバッファから各ド
ライブ用バッファまでの配線長で決まる遅延時間と、各
ドライブ用バッファに割り当てるフリップフロップの個
数によって決まる遅延時間との総和を、各ドライブ用バ
ッファ間で同一となるようにすることによりスキュー調
整を行って設計されたＬＳＩにおいては、各ドライブ用
バッファの領域間でのスキュー発生も、領域内でのスキ
ュー発生もない。
ライブ用バッファまでの配線長で決まる遅延時間と、各
ドライブ用バッファに割り当てるフリップフロップの個
数によって決まる遅延時間との総和を、各ドライブ用バ
ッファ間で同一となるようにすることによりスキュー調
整を行って設計されたＬＳＩにおいては、各ドライブ用
バッファの領域間でのスキュー発生も、領域内でのスキ
ュー発生もない。
【００２３】図５〜図８に、ドライブ用バッファ以外の
回路ブロックが配置されたあと、上述のステップを辿っ
て、ルートバッファの配置、各ドライブ用バッファの配
置が順次行われて行く過程を、チップの模式的レイアウ
ト図を用いて示す。図５は、チップ上にフリップフロッ
プＦＦが配置された後、ルートバッファＲＢが配置さ
れ、更にルートバッファの近傍に第１番目のドライブ用
バッファＤＢ1 が配置された状態を示す。
回路ブロックが配置されたあと、上述のステップを辿っ
て、ルートバッファの配置、各ドライブ用バッファの配
置が順次行われて行く過程を、チップの模式的レイアウ
ト図を用いて示す。図５は、チップ上にフリップフロッ
プＦＦが配置された後、ルートバッファＲＢが配置さ
れ、更にルートバッファの近傍に第１番目のドライブ用
バッファＤＢ1 が配置された状態を示す。
【００２４】図６は、ルートバッファＲＢの近傍にドラ
イブ用バッファＤＢ1 が配置されたあと、そのドライブ
用バッファＤＢ1 に最も近い距離のフリップフロップか
ら順次、ｎ1 個のフリップフロップを割り当てた状態を
示す。これらｎ1 個のフリップフロップが配置されてい
る部分が領域３１である。
イブ用バッファＤＢ1 が配置されたあと、そのドライブ
用バッファＤＢ1 に最も近い距離のフリップフロップか
ら順次、ｎ1 個のフリップフロップを割り当てた状態を
示す。これらｎ1 個のフリップフロップが配置されてい
る部分が領域３１である。
【００２５】図７は、先の過程で第１番目のドライブ用
バッファＤＢ1 に割り当てたフリップフロップの領域３
１を除いた残りの領域の中で、ルートバッファＲＢに最
も近い任意の位置に、次のドライブ用バッファＤＢ2 を
配置し、図１中のステップＳ8 で求めた個数のフリップ
フロップ（ｎ2 個）を、ドライブ用バッファＤＢ2 に最
も近い位置から順次、割り当てた状態を示す。これらｎ
2 個のフリップフロップが配置されている部分が領域３
２である。
バッファＤＢ1 に割り当てたフリップフロップの領域３
１を除いた残りの領域の中で、ルートバッファＲＢに最
も近い任意の位置に、次のドライブ用バッファＤＢ2 を
配置し、図１中のステップＳ8 で求めた個数のフリップ
フロップ（ｎ2 個）を、ドライブ用バッファＤＢ2 に最
も近い位置から順次、割り当てた状態を示す。これらｎ
2 個のフリップフロップが配置されている部分が領域３
２である。
【００２６】図８は、図１中のステップＳ7 からステッ
プＳ9 迄の処理の繰返しにより、チップ上に未割り当て
のフリップフロップがなくなった状態を示す。
プＳ9 迄の処理の繰返しにより、チップ上に未割り当て
のフリップフロップがなくなった状態を示す。
【００２７】図９は、別の例を示す模式的レイアウト図
であって、ルートバッファＲＢをチップの中心に配置し
た場合の、フリップフロップの割り当て状態を示す。こ
のように、ルートバッファは、チップ上の任意の場所に
配置することができる。
であって、ルートバッファＲＢをチップの中心に配置し
た場合の、フリップフロップの割り当て状態を示す。こ
のように、ルートバッファは、チップ上の任意の場所に
配置することができる。
【００２８】
【発明の効果】以上説明したように、本発明は、半導体
集積回路のレイアウトに際して、ルートバッファからの
距離が遠いドライブ用バッファには少ない数の順序回路
を割り当て、距離が近いドライブ用バッファには多くの
順序回路を割り当てて、ルートバッファからドライブ用
バッファ迄の配線長によって決まる遅延時間と、ドライ
ブ用バッファによって駆動される順序回路の個数によっ
て決まる遅延時間との総和を、各ドライブ用バッファ間
で同じくするようにスキュー調整を行っている。
集積回路のレイアウトに際して、ルートバッファからの
距離が遠いドライブ用バッファには少ない数の順序回路
を割り当て、距離が近いドライブ用バッファには多くの
順序回路を割り当てて、ルートバッファからドライブ用
バッファ迄の配線長によって決まる遅延時間と、ドライ
ブ用バッファによって駆動される順序回路の個数によっ
て決まる遅延時間との総和を、各ドライブ用バッファ間
で同じくするようにスキュー調整を行っている。
【００２９】これにより、本発明によれば、大規模なレ
イアウト処理時に必要となるドライブ用バッファの増加
を抑え、消費電力を低減できる。しかも、ＣＴＳによる
クロック分配方法を用いないので、ピンペア数を減ら
し、配線領域の削減ひいてはチップ面積の増加を抑制で
きる。
イアウト処理時に必要となるドライブ用バッファの増加
を抑え、消費電力を低減できる。しかも、ＣＴＳによる
クロック分配方法を用いないので、ピンペア数を減ら
し、配線領域の削減ひいてはチップ面積の増加を抑制で
きる。
【図１】本発明の一実施の形態による自動レイアウトの
流れを示すフロー図である。
流れを示すフロー図である。
【図２】一実施の形態による自動レイアウトの流れを示
すフロー図であって、図１に続くステップを示す図であ
る。
すフロー図であって、図１に続くステップを示す図であ
る。
【図３】ルートバッファ、ドライブ用バッファ及びフリ
ップフロップを配置する際のネット展開の基本的概念を
示すイメージ図である。
ップフロップを配置する際のネット展開の基本的概念を
示すイメージ図である。
【図４】実際のチップのレイアウトを、模式的に示す図
である。。
である。。
【図５】ルートバッファの配置、各ドライブ用バッファ
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図である。
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図である。
【図６】ルートバッファの配置、各ドライブ用バッファ
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図５に続く過程におけるレイアウ
ト図である。
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図５に続く過程におけるレイアウ
ト図である。
【図７】ルートバッファの配置、各ドライブ用バッファ
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図６に続く過程におけるレイアウ
ト図である。
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図６に続く過程におけるレイアウ
ト図である。
【図８】ルートバッファの配置、各ドライブ用バッファ
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図７に続く過程におけるレイアウ
ト図である。
の配置が順次行われて行く過程を示すチップの模式的レ
イアウト図であって、図７に続く過程におけるレイアウ
ト図である。
【図９】ルートバッファの配置、各ドライブ用バッファ
の配置の他の例を示すチップの模式的レイアウト図であ
る。
の配置の他の例を示すチップの模式的レイアウト図であ
る。
【図１０】ＣＴＳを用いた従来のクロック分配方法にお
けるネット展開図である。
けるネット展開図である。
【図１１】ＣＴＳを用いた従来のクロック分配の設計の
流れを示すフロー図である。
流れを示すフロー図である。
【図１２】従来のクロック分配方法の他の例を示すチッ
プのレイアウト図である。
プのレイアウト図である。
１ 外部端子 ２ クロックネット ３ クロック発生回路 １１ 配置処理 １２ クロックスキュウ低減処理 ２０ 自動レイアウト処理 ３１，３２ フリップ
フロップの領域 Ｂa ，Ｂb ，Ｂc バッファ ＦＦ，ＦＦa ，ＦＦb ，ＦＦc フリップフロップ ＣＬＫa ，ＣＬＫb ，ＣＬＫc サブクロック ＤＢ1 ，ＤＢ2 ，ＤＢ3 ，ＤＢ4 ，ＤＢ5 ドライブ
用バッファ Ｓ1 ブロック配置工程 Ｓ2 ルートバッファ配置工程 Ｓ3 ドライブ用
バッファ配置工程 Ｓ4 フリップフロップの個数計
算工程 Ｓ5 フリップフロップの割当て工程 Ｓ6
遅延時間算出工程 Ｓ7 ドライブ用バッファ配
置工程 Ｓ8 フリップフロップ割当て工程 Ｓ9 未割当てフリップフロップ有無のチェック工程 Ｓ10 クロック配線工程 Ｓ11 スキューチェック工程
フロップの領域 Ｂa ，Ｂb ，Ｂc バッファ ＦＦ，ＦＦa ，ＦＦb ，ＦＦc フリップフロップ ＣＬＫa ，ＣＬＫb ，ＣＬＫc サブクロック ＤＢ1 ，ＤＢ2 ，ＤＢ3 ，ＤＢ4 ，ＤＢ5 ドライブ
用バッファ Ｓ1 ブロック配置工程 Ｓ2 ルートバッファ配置工程 Ｓ3 ドライブ用
バッファ配置工程 Ｓ4 フリップフロップの個数計
算工程 Ｓ5 フリップフロップの割当て工程 Ｓ6
遅延時間算出工程 Ｓ7 ドライブ用バッファ配
置工程 Ｓ8 フリップフロップ割当て工程 Ｓ9 未割当てフリップフロップ有無のチェック工程 Ｓ10 クロック配線工程 Ｓ11 スキューチェック工程
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82,27/118
Claims (6)
- 【請求項１】 複数の順序回路と前記順序回路にクロッ
クを供給する複数のドライブ用バッファとを有する半導
体集積回路におけるチップ上の回路配置、配線経路を決
めるために、 前記複数のドライブ用バッファを除く、複数の順序回路
の配置を行う第１ステップと、 前記複数のドライブ用バッファを駆動するルートバッフ
ァをチップ上の任意の位置に配置する第２ステップと、 前記ルートバッファの近傍に前記複数のドライブ用バッ
ファの中の第１のドライブ用バッファを配置する第３ス
テップと、 前記配置した第１のドライブ用バッファの駆動能力及び
駆動可能な順序回路の個数ｎ1 を求める第４ステップ
と、 前記求めた順序回路の個数ｎ1 に従い、前記複数の順序
回路を前記第１のドライブ用バッファに最も近い距離に
位置する順序回路から順次、前記第１のドライブ用バッ
ファに割り当てる第５ステップと、 前記ルートバッファから前記第１のドライブ用バッファ
迄の距離と前記第１のドライブ用バッファに割り当てた
前記順序回路の個数ｎ1 とにより、第１の遅延時間を求
める第６ステップと、 Σ（ｎi ）個の順序回路が占める領域を除いた領域を対
象に、前記ルートバッファに最も近い任意の場所に、前
記複数のドライブ用バッファの内の第（ｉ＋１）のドラ
イブ用バッファを配置する第７ステップと、前記第１の
遅延時間と等しくなるように前記ルートバッファから前
記第（ｉ＋１）のドライブ用バッファまでの距離並びに
前記第（ｉ＋１）のドライブ用バッファの駆動能力及び
駆動可能な順序回路の個数ｎi+1 を求め、前記求めた順
序回路の個数に従い、前記複数の順序回路を前記第（ｉ
＋１）のドライブ用バッファに最も近い距離に位置する
順序回路から順次、前記第（ｉ＋１）のドライブ用バッ
ファに割り当てる第８ステップと、前記第（ｉ＋１）の
ドライブ用バッファに割り当てるべき順序回路の有無を
判別する第９ステップとを、ｉの初期値を１とし、前記
第９ステップでの判別結果が「有り」の場合はｉ＝ｉ＋
１として、前記第９ステップでの判別結果が「無し」に
なるまで繰り返し実行するステップと、 前記第９ステップでの判別結果が「無し」のとき、前記
複数のドライブ用バッファ各各に対応させた順序回路の
クロック用配線を行う第１０ステップと、 一のドライブ用バッファに割り当てた各各の順序回路ど
うしの間のスキューの比較をドライブ用バッファが属す
る領域毎に行うと共に、ドライブ用バッファが属する各
各の領域どうしの間でスキューの比較を行う第１１ステ
ップと、 前記第１１ステップにおける領域どうしの間でのスキュ
ーの比較結果が定められた値以上であるとき、再度前記
第７ステップから繰り返し実行するステップとを設けた
ことを特徴とする半導体集積回路のレイアウト方法。 - 【請求項２】 前記第５ステップ及び第８ステップで、
一のドライブ用バッファにそのドライブ用バッファに対
応する複数の順序回路を割り当てるとき、そのドライブ
用バッファの最も近くに位置する順序回路から順に割り
当てて行くことを特徴とする、請求項１に記載の半導体
集積回路のレイアウト方法。 - 【請求項３】 前記第８ステップで、一のドライブ用バ
ッファにそのドライブ用バッファに対応する複数の順序
回路を割り当てるとき、そのドライブ用バッファの駆動
能力の変更を含め、前記ルートバッファからそのドライ
ブ用バッファ迄の配線長によって決まる遅延時間とその
ドライブ用バッファに割り当てた順序回路の個数によっ
て決まる遅延時間との総和を、各各のドライブ用バッフ
ァどうしの間で同等となるようにすることを特徴とす
る、請求項１に半導体集積回路のレイアウト方法。 - 【請求項４】 前記一のドライブ用バッファに割り当て
た各各の順序回路どうしの間のスキューの比較結果が定
められた値以上であるとき、そのドライブ用バッファが
属する領域内で、そのドライブ用バッファ及びこれに割
り当てた複数の順序回路の配置変更を行いスキュー調整
を行うことを特徴とする、請求項１に記載の半導体集積
回路のレイアウト方法。 - 【請求項５】 前記ルートバッファをチップのいずれか
の隅に配置することを特徴とする、請求項１乃至４の何
れか１項に記載の半導体集積回路のレイアウト方法。 - 【請求項６】 前記ルートバッファをチップの中央近辺
に配置することを特徴とする、請求項１乃至４の何れか
１項に記載の半導体集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32668697A JP3184135B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32668697A JP3184135B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163148A JPH11163148A (ja) | 1999-06-18 |
| JP3184135B2 true JP3184135B2 (ja) | 2001-07-09 |
Family
ID=18190534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32668697A Expired - Fee Related JP3184135B2 (ja) | 1997-11-27 | 1997-11-27 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184135B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5772990B2 (ja) * | 2012-02-01 | 2015-09-02 | 富士通株式会社 | 設計支援装置，設計支援方法および設計支援プログラム |
| CN113283207B (zh) * | 2021-05-24 | 2024-03-01 | 海光信息技术股份有限公司 | 集成电路的布局分析方法、装置、电子设备和存储介质 |
-
1997
- 1997-11-27 JP JP32668697A patent/JP3184135B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163148A (ja) | 1999-06-18 |
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