JP3869406B2 - クロック位相差検出回路、クロック分配回路、及び大規模集積回路 - Google Patents
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Description
上記課題に鑑み、本発明に係るクロック位相差検出回路、クロック分配回路、及び大規模集積回路の目的は、位相差検出回路の数及び位相差検出回路を接続する配線の数を減少させることである。
(クロック位相差検出回路の構成)
図1に示すように、本発明の第1の実施の形態に係るクロック位相差検出回路PD101は、マルチプレクサ15、位相差比較回路11、マルチプレクサ12、F/F1、F/F2、F/F3、ANDゲート13、バッファ14を備える。ドメインクロックバッファ1bとドメインクロックバッファ1gからマルチプレクサ15へ、クロックCK−B及びCK−Gが入力される。マルチプレクサ15は、F/F3が出力するクロックCK2に従い、クロックCK2が1のときは、クロックCK−Gを導通し、クロックCK2が0のときは、CK−Bを導通する。マルチプレクサ15は、選択した信号を位相差比較回路11へ出力する。位相差比較回路11へ、ドメインクロックバッファ1fからクロックCK−Fが入力される。位相差比較回路11は、マルチプレクサ15から入力されたクロックCK−B及びクロックCK−Gの何れかとクロックCK−Fの位相差を検出し、位相差比較結果を検出信号SCNとしてマルチプレクサ12へ出力する。他の位相差検出回路により出力された検出信号SCNも、配線17を介してマルチプレクサ12へ入力される。マルチプレクサ12は、イネーブル信号ENBに従い、イネーブル信号ENBが1のときは、位相差比較回路11の検出信号SCNを導通し、イネーブル信号ENBが0のときは、他の位相差検出回路により出力された検出信号SCNを導通する。マルチプレクサ12は、選択した信号をF/F1へ出力する。ANDゲート13へ、マルチプレクサ15が選択したクロックCK−B及びクロックCK−Gの何れかとクロックCK−Fが入力され、クロックCK−B及びクロックCK−Gの何れかとクロックCK−Fが共に1の場合に、F/F3及びバッファ14へクロックCK1を出力する。F/F3は、スキュー補償回路7から入力されたイネーブル信号ENBが1のときに、ANDゲートから入力されたクロックCK1の周波数を1/2に分周する。F/F3は、分周されたクロックCK2をマルチプレクサ15へ、出力する。バッファ14は、クロックCK1をバッファリングして、F/F1及びF/F2のマスターラッチM及びスレーブラッチSへ出力する。F/F1及びF/F2は、入力された検出信号SCNを保持し、配線16を介してスキュー補償回路7へ、検出信号SCNを出力する。
図1に示すように、本発明の第1の実施の形態に係るクロック分配回路は、ドメインクロックバッファ1a〜1h、位相差検出回路PD101、PD102・・・・・、スキュー補償回路7、及びクロックソースを備える。ドメインクロックバッファ1b,1f,1gから位相差検出回路PD101へ、クロックCK−B,CK−F,CK−Gが入力される。同様に、ドメインクロックバッファ1c,1g,1hから位相差検出回路PD102へ、クロックCK−C,CK−G,CK−Hが入力される。このように、3つのドメインクロックバッファから1つの位相差検出回路へ、それぞれクロックCKが入力される。スキュー補償回路7から位相差検出回路PD101へ、イネーブル信号ENBが入力される。図を省略しているが、同様にスキュー補償回路7から位相差検出回路PD102・・・・・へ、イネーブル信号ENBが入力される。位相差検出回路PD101とPD102は、配線17で接続されている。位相差検出回路PD101は、スキュー補償回路7へ配線16で接続されている。このように、位相差検出回路PD101、PD102・・・・・は、鎖状にスキュー補償回路7へ接続されている。位相差検出回路PD101、PD102・・・・・の位相差比較結果が、検出信号SCNとしてスキュー補償回路7へ入力される。クロックソースからスキュー補償回路7へ、クロックCKが入力される。スキュー補償回路7は、位相差検出回路PD101、PD102・・・・・が出力する検出信号SCNをシーケンシャルに取り込み、検出信号SCNからドメインクロックバッファ1a〜1hのクロック遅延量を算出し、ドメインクロックバッファ1a〜1hのクロック遅延量を調整する調整信号AJSをドメインクロックバッファ1a〜1hへ出力する。ドメインクロックバッファ1a〜1hは、入力された調整信号AJSに従い、クロック遅延量を調整する。位相差検出回路PD102・・・・・は、上述した位相差検出回路PD101と同様の構成をもち、同様に動作する。
図3に示すように、本発明の第1の実施の形態に係る大規模集積回路は、本発明の第1の実施の形態に係るクロック分配回路が配置されたドメインA〜Pを備える。また、本発明の第1の実施の形態に係る大規模集積回路は、図示していないが、各ドメインにF/F及びF/Fへクロックを供給するドメインクロックバッファを備える。ドメインBには、図1に示すドメインクロックバッファ1bを備える。ドメインCには、図1に示すドメインクロックバッファ1cを備える。ドメインFには、図1に示すドメインクロックバッファ1fを備える。ドメインGには、図1に示すドメインクロックバッファ1gを備える。ドメインHには、図1に示すドメインクロックバッファ1hを備える。位相差検出回路PD101〜115は、ドメインA〜Pの頂点に配置されている。位相差検出回路PD101へは、ドメインB,F,Gに配置されるF/Fを接続するドメインクロックバッファ1b,1f,1gから、クロックCK−B,CK−F,CK−Gが入力される。同様に、位相差検出回路PD102へは、ドメインC,G,Hに配置されるF/Fを接続するドメインクロックバッファ1c,1g,1hから、クロックCK−C,CK−G,CK−Hが入力される。このように、位相差検出回路PD101〜115へは、位相差検出回路と隣接するドメインに配置されたF/FへクロックCKを供給するドメインクロックバッファから、それぞれクロックCKが入力される。1つの位相差検出回路は、隣接する2〜4つのドメインから最高3つのクロックCKを取り込むことができる。
図9において、LSIチップ5が4×4のドメインに分割されているため、位相差検出回路の数N1は、式(2)の通り24となる。
また、図9に示す大規模集積回路において、位相差検出回路PD1〜24のトランジスタ数は、それぞれ通常128である。よって、LSIチップ5全体における位相差検出回路のトランジスタ数は、式(3)の通り3072となる。
一方、図1に示す本発明の第1の実施の形態に係る位相差検出回路PD101のトランジスタ数は、マルチプレクサ15、F/F2、F/F3が備えられた結果、通常204である。そして、LSIチップがm×mのドメインに分割されている場合、位相差検出回路の数Nは、式(4)となる。
図3に示す本発明の第1の実施の形態に係る大規模集積回路において、LSIチップ5が4×4のドメインに分割されているため、位相差検出回路の数N2は、式(5)の通り15となる。
よって、LSIチップ5全体における位相差検出回路のトランジスタ数は、式(6)の通り3060となる。
従って、LSIチップ5全体として、式(7)の通り、トランジスタ数を12削減できる。
トランジスタの削減数は、ドメインの数が多くなればなるほど、多くなる。本発明の第1の実施の形態に係る大規模集回路における位相差検出回路の数と、図9に示す大規模集積回路における位相差検出回路の数の比は、式(1)(4)から式(8)となる。
mが無限大になり、ドメインの数が無限大になると、位相差検出回路の数の比は、式(9)の通り、1/2となる。
従って、LSIチップ全体における位相差検出回路のトランジスタ数の比は、式(10)の通り、約80%となり約20%のトランジスタ数が削減される。
(第2の実施の形態)
(位相差検出回路の構成)
図4に示すように、本発明の第2の実施の形態に係る位相差検出回路PD201は、マルチプレクサ21、マルチプレクサ22位相差比較回路11、マルチプレクサ12、F/F1、F/F2、F/F3、F/F5、F/F6、F/F7、ANDゲート13、バッファ14を備える。ドメインクロックバッファ1b、ドメインクロックバッファ1c、ドメインクロックバッファ1gからマルチプレクサ21へ、クロックCK−B、CK−C及びCK−Gが入力される。ドメインクロックバッファ1b、ドメインクロックバッファ1fからマルチプレクサ22へ、クロックCK−B、CK−Fが入力される。マルチプレクサ21は、F/F3が出力するクロックCK2及びF/F7が出力するクロックCK−4の2ビットの選択信号SLCに従い、選択信号SLCが0及び2のときは、クロックCK−Gを選択し、選択信号SLCが1のときは、CK−Cを選択し、選択信号SLCが3のときは、CK−Bを選択する。マルチプレクサ21は、選択した信号を位相差比較回路11へ出力する。マルチプレクサ22は、選択信号SLCに従い、選択信号SLCが0のときは、クロックCK−Bを選択し、選択信号SLCが1、2、3のときは、CK−Fを選択する。マルチプレクサ22は、選択した信号を位相差比較回路11へ出力する。位相差比較回路11、マルチプレクサ12、F/F1、F/F2、F/F3、ANDゲート13、バッファ14は、本発明の第1の実施の形態に係る位相差比較回路11、マルチプレクサ12、F/F1、F/F2、F/F3、ANDゲート13、バッファ14と同様に動作する。
図4に示すように、本発明の第2の実施の形態に係るクロック分配回路は、ドメインクロックバッファ1a〜1h、位相差検出回路PD201、PD202・・・・・、スキュー補償回路7、及びクロックソースを備える。ドメインクロックバッファ1b,1c,1f,1gから位相差検出回路PD201へ、クロックCK−B,CK−C,CK−F,CK−Gが入力される。同様に、ドメインクロックバッファ1a〜1hから位相差検出回路PD202・・・・・へ、クロックCKが入力される。スキュー補償回路7から位相差検出回路PD201へ、イネーブル信号ENBが入力される。図を省略しているが、同様にスキュー補償回路7から位相差検出回路PD202・・・・・へ、イネーブル信号ENBが入力される。位相差検出回路PD201とPD202は、配線17で接続されている。位相差検出回路PD201は、スキュー補償回路7へ配線16で接続されている。このように、位相差検出回路PD201、PD202・・・・・は、鎖状にスキュー補償回路7へ接続されている。位相差検出回路PD201、PD202・・・・・の位相差比較結果が、検出信号SCNとしてスキュー補償回路7へ入力される。クロックソースからスキュー補償回路7へ、クロックCKが入力される。スキュー補償回路7は、位相差検出回路PD201、PD202・・・・・が出力する検出信号SCNをシーケンシャルに取り込み、検出信号SCNからドメインクロックバッファ1a〜1hのクロック遅延量を算出し、ドメインクロックバッファ1a〜1hのクロック遅延量を調整する調整信号AJSをドメインクロックバッファ1a〜1hへ出力する。ドメインクロックバッファ1a〜1hは、入力された調整信号AJSに従い、クロック遅延量を調整する。位相差検出回路PD202・・・・・は、上述した位相差検出回路PD201と同様の構成をもち、同様に動作する。
図6に示すように、本発明の第2の実施の形態に係る大規模集積回路は、図示していないF/F及び本発明の第2の実施の形態に係るクロック分配回路が配置されたドメインA〜Pを備える。位相差検出回路PD201〜215は、ドメインA〜Pの頂点に配置されている。上述したように、位相差検出回路PD201へは、ドメインB,C,F,Gに配置されるF/Fを接続するドメインクロックバッファ1b,1c,1f,1gから、クロックCK−B,CK−C,CK−F,CK−Gが入力される。同様に、位相差検出回路PD202〜215へは、ドメインA〜Pに配置されたドメインクロックバッファからクロックCKが入力される。1つの位相差検出回路は、隣接する2〜4つのドメインから最高4つのクロックCKを取り込むことができる。
図10に示す大規模集積回路において、LSIチップ5が4×4のドメインに分割されているため、位相差検出回路の数N3は、式(12)の通り42となる。
また、図10に示す大規模集積回路における位相差検出回路PD1〜42のトランジスタ数は、それぞれ通常128である。よって、LSIチップ5全体における位相差検出回路のトランジスタ数は、式(13)の通り5376となる。
一方、図4に示す本発明の第2の実施の形態に係る位相差検出回路PD201のトランジスタ数は、マルチプレクサ21、マルチプレクサ22、F/F2、F/F3、F/F5、F/F6、F/F7が備えられた結果、通常332である。そして、LSIチップがm×mのドメインに分割されている場合、位相差検出回路の数Nは、式(14)となる。
図6に示す本発明の第2の実施の形態に係る大規模集積回路において、LSIチップ5が4×4のドメインに分割されているため、位相差検出回路の数N4は、式(15)の通り15となる。
よって、LSIチップ5全体における位相差検出回路のトランジスタ数は、式(16)の通り4980となる。
従って、LSIチップ5全体として、式(17)の通り、トランジスタ数を396削減できる。
トランジスタの削減数は、ドメインの数が多くなればなるほど、多くなる。本発明の第2の実施の形態に係る大規模集回路における位相差検出回路の数と、図10に示す大規模集積回路における位相差検出回路の数の比は、式(11)(14)から式(18)となる。
mが無限大になり、ドメインの数が無限大になると、位相差検出回路の数の比は、式(19)の通り、1/4となる。
従って、LSIチップ全体における位相差検出回路のトランジスタ数の比は、式(20)の通り、約65%となり約35%のトランジスタ数が削減される。
(その他の実施の形態)
図7に示すように、本発明のその他の実施の形態に係る位相差検出回路、クロック分配回路、及び大規模集積回路は、図1に示す位相差検出回路と基本的に同一であるが、F/F1、F/F2の代わりにF/F4を備える。F/F4は、マスターラッチ18、スレーブラッチ19、マルチプレクサ20を備えるダブルエッジドリガー型のフリップフロップである。マスターラッチ18、スレーブラッチ19は、並列接続され、マルチプレクサ12により選択された検出信号SCNが入力される。マスターラッチ18、スレーブラッチ19、マルチプレクサ20には、F/F3からクロックCK2が入力される。マスターラッチ18は、入力されるクロックCK2が0の場合に、検出信号SCNを取り込み、マルチプレクサ20へ出力する。スレーブラッチ19は、入力されるクロックCK2が1の場合に、検出信号SCNを取り込み、マルチプレクサ20へ出力する。マルチプレクサ20は、入力されるクロックCK2が1の場合に、マスターラッチ18により入力された検出信号SCNをスキュー補償回路7へ出力する。マルチプレクサ20は、入力されるクロックCK2が0の場合に、スレーブラッチ19により入力された検出信号SCNをスキュー補償回路7へ出力する。このように構成されたダブルエッジトリガー型のF/F4をクロックCK1の1/2の周波数のクロックCK2で駆動することで、クロックCK1で駆動されるF/F1、F/F2の2つのフリップフロップと等価な動作を実現しつつ、マスターラッチ及びスレーブラッチの個数を1/2に減らすことができ、マルチプレクサ20を加えても、更に位相差検出回路PD101のトランジスタ数を削減できる。図7における位相差検出回路PD101のトランジスタ数は、通常190である。
A〜P ドメイン
ENB イネーブル信号
F/F1〜7 フリップフロップ
M マスターラッチ
S スレーブラッチ
SCN 検出信号
SLC 選択信号
1a〜1h ドメインクロックバッファ
2a,2b,2c,2d,3a,3b,4a クロックバッファ
5 LSIチップ
7 スキュー補償回路
13 ANDゲート
14 バッファ
8,9,10,16,17 配線
18 マスターラッチ
19 スレーブラッチ
12,15,20,21,22 マルチプレクサ
PD1〜42,PD101〜115,PD201〜215 位相差検出回路
Claims (7)
- 複数のクロックが入力され、前記複数のクロックのうち何れかを順次選択し、選択されたクロックを第1クロックとして出力する第1選択回路と、
前記第1クロックと、前記第1クロックと異なる第2クロックが入力され、前記第1クロックと前記第2クロックの位相差を検出し、前記位相差を検出信号として出力する位相差比較回路
とを備えることを特徴とする位相差検出回路。 - 前記複数のクロックのうち少なくとも1つのクロックが異なる他の複数のクロックが入力され、前記他の複数のクロックのうち何れかを順次選択し、選択されたクロックを前記第2クロックとして前記位相差比較回路へ出力する第2選択回路を更に備えることを特徴とする請求項1に記載の位相差検出回路。
- 前記検出信号が入力され、クロックの立ち上がりエッジ及び立ち下がりエッジの何れかが入力されたときに、前記検出信号を保持する第1ラッチと、
前記第1ラッチに入力されるクロックと逆相のクロックが入力されたときに、前記検出信号を保持する第2ラッチ
とを更に備えることを特徴とする請求項1又は2に記載の位相差検出回路。 - 前記第1クロックと前記第2クロックが、共にクロックの立ち上がりエッジ及び立ち下がりエッジの何れかであるときに、第3クロックを導通するANDゲートと、
前記第3クロックの周波数を1/2に分周し、分周された第4クロックを前記選択回路へ出力する第3フリップフロップ
とを更に備えることを特徴とする請求項1〜3の何れかの請求項に記載の位相差検出回路。 - 前記第4クロックの周波数を1/2に分周し、分周された第5クロックを前記選択回路へ出力する第4フリップフロップを更に備えることを特徴とする請求項4に記載の位相差検出回路。
- 論理素子へクロックを供給する複数のクロックバッファと、
前記複数のクロックバッファから複数のクロックが入力され、前記複数のクロックのうちの何れかを順次選択し、選択されたクロックを第1クロックとして出力する第1選択回路と、
前記第1選択回路が選択した第1クロックと、前記第1クロックと異なる第2クロックが等しい遅延時間で入力され、前記第1クロックと前記第2クロックの位相差を検出し、前記位相差を検出信号として出力する位相差比較回路
とを備えることを特徴とするクロック分配回路。 - 前記検出信号が入力され、前記検出信号から前記クロックバッファのクロック遅延量を算出し、前記クロックバッファのクロック遅延量を調整する調整信号を出力するスキュー補償回路を更に備えることを特徴とする請求項6に記載のクロック分配回路。
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