JP4862680B2 - クロック信号分配回路、情報処理装置及びクロック信号分配方法 - Google Patents
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Description
図1は本実施形態を説明するクロック分配回路の原理構成図であり、クロック信号の分配例を示す。なお、図1中のブロックV1〜V16のうち、上半分にあるブロックV1〜V8と、下半分にあるV9〜V16は、異なるクロック信号の分配例を示している。
〔1〕第1実施形態の説明
図1は本発明のクロック分配回路の原理構成図について示している。なお、第1実施形態は、ブロックV1〜V8を示す。
第1の実施形態では、複数段(図1では2段)のブロックV1〜V8を備え、これらのブロックV1〜V8に信号を送るバッファ11〜17を備えている。バッファ11〜17間は、クロック配線により接続している。
より詳細に説明すると、LSI等の半導体集積回路のチップ10は、外部から高速データとクロック信号を受ける。外部からバッファ11に対して供給されたクロック信号は、バッファ12、13・・・(L100:「L」は図1中の小文字の筆記体表記の「l」に対応する表記とする、以下同じ。)と順に分配されていく。拠点Aまで供給されたクロック信号は、拠点Aを中心とするクロック配線により、クロック配線上のバッファ13を介して、バッファ14に入力される(L101、102)。バッファ14に分配されたクロック信号は、バッファ14からブロックV1及びV5へ供給される。このとき、拠点Aからバッファ14までの配線長は等しくなり、バッファ14でのクロックスキューを均一化することができる。
拠点Aからクロック配線上のバッファ13及び拠点Bを介する(L103)クロック信号は、バッファ14及び15に入力される(L104、105)。バッファ15に分配されたクロック信号は、バッファ15からブロックV2及びV6へ供給される。このとき、拠点Bからバッファ15までの配線長は等しくなり、バッファ15でのクロックスキューを均一化することができる。
拠点Cからクロック配線上のバッファ15及び拠点Dを介する(L109)クロック信号は、バッファ16及び17に入力される(L110、111)。バッファ17に分配されたクロック信号は、バッファ17からブロックV4及びV8へ供給される。このとき、拠点Dからバッファ17までの配線長は等しくなり、バッファ17でのクロックスキューを均一化することができる。
上述と同様の方法で、クロック配線上(L112)のクロック信号は、各ブロックに供給されていく。
このように、高速試験のためのBIST回路を内蔵した評価用のLSIにおいては、外部から入力された高速データと同じ方向にクロック信号の分配を行っている。即ち、評価用のLSIは高速データを一方方向にのみ転送し、また高速データの転送は、隣り合うブロック間のみである。また、クロック信号の位相は、ブロックV1とV5、ブロックV2とブロックV6、ブロックV3とブロックV7、ブロックV4とV8は同位相になっている。
本発明は、データの転送に沿って、各ブロックのクロック信号の位相が段々とずれるようになる。つまり、ブロックV1とV4のクロック信号の位相は大きいが、ブロックV1とブロックV4間での高速データの転送はない。よって、本発明は、ブロックV1とV2のように、高速データの転送がある隣り合うブロック間のみのクロック信号の位相を考えて、クロックツリーを構成している。
以上から、本発明はクロック分配回路の設計に際して、設置したブロックへ向け、配線状態とバッファの挿入・配置状態との両方を調節しながら配線経路を決定している。また、クロックスキューの悪影響を最小限にするようクロックツリーを決定している。これにより、評価用のLSIに用いる最適なクロックツリーを短時間でかつ容易に構成することができる。
また、最適なクロック分配回路を使用することで、BIST回路を内蔵した評価用のLSIのテストを、短時間で実行することができる。
〔2〕第2実施形態の説明
第2実施形態は、図1中のブロックV9〜V16を示す。
第2実施形態では、複数段(図1では2段)のブロックV9〜V16を備え、これらのブロックV9〜V16に信号を送るバッファ11〜17を備えている。バッファ11〜17間は、クロック配線により接続している。
より詳細に説明すると、LSI等の半導体集積回路のチップ10は、外部から高速データとクロック信号を受ける。外部からバッファ11に対して供給されたクロック信号は、バッファ12、13・・・と順に分配されていく。拠点Eまで供給されたクロック信号は、クロック配線上のバッファ12及び13を介して(L113)、ブロックV9へ供給される。拠点Eからクロック配線上のバッファ12及び拠点Fを介する(L114)クロック信号は、バッファ13を介して、バッファ14に入力される(L115)。バッファ14に分配されたクロック信号は、バッファ14からブロックV10へ供給される。
拠点Fからクロック配線上のバッファ13及び拠点Gを介する(L116)クロック信号は、バッファ14を介して、バッファ15に入力される(L117)。バッファ15に分配されたクロック信号は、バッファ15からブロックV11へ供給される。
拠点Gからクロック配線上のバッファ14及び拠点Hを介する(L118)クロック信号は、バッファ15を介して、バッファ16に入力される(L119)。バッファ16に分配されたクロック信号は、バッファ16からブロックV12へ供給される。
上述と同様の方法で、クロック配線上(L120)のクロック信号は、次のブロックに供給されていく。
また、拠点Eまで供給されたクロック信号は、クロック配線上のバッファ12、拠点I及びバッファ13を介して(L121)、バッファ14に入力される。バッファ14に分配されたクロック信号は、バッファ14からブロックV13へ供給される。
拠点Iからクロック配線上のバッファ13及び拠点Jを介する(L122)クロック信号は、バッファ14を介して、バッファ15に入力される(L123)。バッファ15に分配されたクロック信号は、バッファ15からブロックV14へ供給される。
上述と同様の方法で、クロック配線上(L128)のクロック信号は、次のブロックに供給されていく。
第2実施形態において、クロック信号は、ブロックV9〜V12とブロックV13〜V16とは独立して供給されている。
このように、高速試験のためのBIST回路を内蔵した評価用のLSIにおいては、外部から入力された高速データと同じ方向にクロック信号の分配を行っている。即ち、評価用のLSIは高速データを一方方向にのみ転送し、また高速データの転送は、隣り合うブロック間のみである。
本発明は、データの転送に沿って、各ブロックのクロック信号の位相が段々とずれるようになる。つまり、ブロックV9とV12のクロック信号の位相は大きいが、ブロックV9とブロックV12間での高速データの転送はない。よって、本発明は、ブロックV9とV10のように、高速データの転送が隣り合うブロック間のみのクロック信号の位相を考えて、クロックツリーを構成している。
以上から、本発明はクロック分配回路の設計に際して、設置したブロックへ向け、配線状態とバッファの挿入・配置状態との両方を調節しながら配線経路を決定している。また、クロックスキューの悪影響を最小限にするようクロックツリーを決定している。これにより、評価用のLSIに用いる最適なクロックツリーを短時間でかつ容易に構成することができる。
また、最適なクロック分配回路を使用することで、BIST回路を内蔵した評価用のLSIのテストを、短時間で実行することができる。
図2は、本発明の原理構成を示す概略ブロック図である。なお、図2は、ブロック27及び27Aと2個のブロックを含むチップ10の例を示している。図2に示すように、本発明の基本構造は、BISTのパターン生成回路21、ラッチ(図中ではPipe Latchとよぶ)22、22A、23及び23A、被試験回路24及び24A、パイプ段数調整ラッチ25及び25A、データレシーバ26及び26A、ブロック27及び27Aで構成している。図中のブロック27及び27Aは、図1におけるブロックV1〜V16を示している。
BISTのパターン生成回路21は、被試験回路をテストするためのテストパターンと、ビット毎に出力する期待値を自動生成する。本発明では、BISTのパターン生成回路21は、被試験回路24をテストするためのテストパターンとして、試験データと被試験回路制御信号を生成している。
ラッチ22、22A、23及び23Aは、クロック信号が入力されると同時に、入力されたデータをラッチ内部に保持し、このデータを出力する。
被試験回路24は、BISTのパターン生成回路で生成された試験データと被試験回路制御信号を入力する。被試験回路24は、試験結果を被試験回路出力値Bとして出力する。パイプ段数調整ラッチ25は、被試験回路24とラッチ段数が等しくなるように調整している。BISTのパターン生成回路21で生成された期待値は、パイプ段数調整ラッチ25で調整され、パイプ段数調整ラッチ25は、調整した期待値Aを出力する。なお、図中における比較動作enableCと、低速転送データDについては、図4で後述する。
以下、図2の回路動作について説明する。
BISTのパターン生成回路21は、テストデータパターンを自動生成し、ビット毎に出力する期待値とともに、ブロック27及び27A内の被試験回路24及び24Aとパイプ段数調整ラッチ25及び25Aに入力する。ブロック27及び27A内のデータレシーバ26及び26Aは、期待値Aと被試験回路制御出力値Bの比較を行う。
図3は、本発明のブロックの動作の概要を示す説明図である。同図では、前述の図2で示したブロック27及び27Aをさらに詳細に説明する。パターン生成回路30は、テストデータパターンとして試験データと被試験回路制御信号を生成する。生成された試験データと被試験回路制御信号は、ブロック27内の被試験回路34に入力する。同時に、パターン生成回路30は期待値を生成し、パイプラッチ31に入力する。パイプラッチ31から出力された期待値は、ブロック27内のパイプ段数調整ラッチ32に入力する。
ラッチ(LATCH)33、33A、35、35A、37は、クロック信号が入力されると同時に、入力されたデータをラッチ内部に保持し、このデータを出力する。
図4は、本発明のデータレシーバの動作の概要を示す説明図である。図4に示すように、データレシーバ39はXOR演算回路41、OR演算回路42、ラッチ43からなる。
XOR(Exclusive OR)演算回路41は、排他的論理和演算回路とよび、入力のうち真(あるいは1)の数が奇数個ならば出力が真(あるいは1)になり、偶数個の場合は出力が偽(あるいは0)になるような演算を行う。本発明のように、入力が出力期待値Aと被試験回路出力値Bの2入力の場合、どちらか一方の入力のみ真(あるいは1)のときに出力が真(あるいは1)となり、両方真(あるいは1)または両方偽(あるいは0)の場合に出力が偽(あるいは0)となる。
OR演算回路42は、論理和演算回路とよび、1つ以上の入力が真(あるいは1)の場合に出力が真(あるいは1)になり、すべての入力が偽(あるいは0)の場合だけ出力が偽(あるいは0)になるような演算を行う。本発明において、OR演算回路42には、ラッチ43の出力とXOR演算回路41の出力が入力される。
ラッチ43のD入力端子には、OR演算回路42の出力が入力され、EN入力端子にはBIST回路からの比較動作を可能する信号Cが入力される。スキャン読み出し信号Dは、ラッチ43のSI(Scan−In)端子に入力(前段のデータレシーバがあればその出力)が供給され、SO(Scan−Out)端子から出力される(後段のデータレシーバがあればその入力に供給される)。ラッチ43は、クロック端子(CLK)に入力される信号に応じて制御される。すなわち、クロック端子(CLK)に信号が入力されると、ON状態となったラッチ43は、入力端子(D)のデータを取り込み、取り込んだデータは出力端子(Q)に出力される。クロック端子(CLK)に信号が入力されないと、ラッチ43はOFF状態となり、入力端子(D)にデータは取れ込まれず、以前のデータ出力を保持する。従って、ラッチ(本発明はD−LATCHを使用している)のデータの出力は、クロック信号が入力された時にしか変化しない。
出力期待値Aと被試験回路出力値Bの両方が同じ場合、XOR演算回路41は
演算結果を0とし、これをOR演算回路42に入力する。EN入力端子にBIST回路からの比較動作を可能する信号Cが入力されると、クロック端子(CLK)に信号が入力されるタイミングで、ラッチ43はデータの取り込みを行う。OR演算回路42からラッチ43の入力端子(D)に0が入力されると、出力端子(Q)から0が出力される。0に出力されたデータは、OR演算回路42に入力される。次に、OR演算回路42は、ラッチから出力された0と、XOR演算回路41から出力されたデータと2入力の演算を行う。
出力期待値Aと被試験回路出力値Bの両方が同じ場合、OR演算回路42は、ラッチから出力された0と、XOR演算回路41から出力された0と2入力の演算を行う。すべての入力が0となるため、OR演算回路42の出力は0となる。
しかし、出力期待値Aと被試験回路出力値Bが異なる場合、OR演算回路42は、ラッチから出力された0と、XOR演算回路41から出力された1と2入力の演算を行うため、1が出力される。クロック端子(CLK)に信号が入力されるタイミングで、OR演算回路42からラッチ43の入力端子(D)に1が入力されると、出力端子(Q)から1が出力される。1に出力されたデータは、OR演算回路42に入力される。OR演算回路42は、1つ以上の入力が1の場合に出力が1になる。
以上から、出力期待値A被試験回路出力値Bが、一度でも異なった場合、クロック端子(CLK)に信号が入力されるタイミングで、入力端子(D)に1が入力され、出力端子(Q)から1が出力される。スキャン読み出し信号Dは、ラッチ43のSI端子からSO端子をスキャンすることで、出力期待値A被試験回路出力値Bが異なるという1のデータを読み出す。
よって、本発明によるLSI等の半導体集積回路のチップ10は、故障の有無をデータレシーバ39により判定可能としている。
本発明のような評価用のLSIでは、高速データを一方方向にのみ転送し、また高速データの転送は、隣り合うブロック間のみである。また、ブロックV1とV4のクロック信号の位相は大きいが、ブロックV1とブロックV4間での高速データの転送はない。よって、クロック位相の差は、ブロックV1とV2のように隣り合うブロックのクロック信号の位相のみを考えればよい。よって、従来例のように、各ブロックの位相は完全に同位相にする必要がなくなる。
以上から、本発明はクロック分配回路の設計に際して、設置したブロックへ向け、配線状態とバッファの挿入・配置状態との両方を調節しながら配線経路を決定している。また、クロックスキューの悪影響を最小限にするようなクロックツリーを決定し、さらにクロックツリー設計の自由度が向上していることが分かる。これにより、評価用のLSIに用いる最適なクロックツリーを短時間でかつ容易に構成することができる。
また、最適なクロック分配回路を使用することで、BIST回路を内蔵した評価用のLSIのテストを、短時間で実行することができる。
11〜17 バッファ
21 パターン生成回路
22、23 パイプラッチ
24 被試験回路
25 パイプ段数調整ラッチ
26 データレシーバ
27 ブロック
Claims (4)
- 複数のセルを含む回路に、試験パターンを入力する試験パターン入力手段と、
前記試験パターン入力手段により入力された試験パターンを入力する第1の複数のセルと、
前記第1の複数のセルのいずれかから出力されたデータを、そのいずれかが入力する第2の複数のセルと、
前記第1の複数のセル及び前記第2の複数のセルから出力されるデータに基づいて前記回路に含まれる複数のセルの故障を検出する故障検出手段と、
前記第1の複数のセルに入力されるクロック位相範囲が第1の位相範囲内となる第1のクロックを前記第1の複数のセルに供給するとともに、前記第1のクロックから分岐し、前記第2の複数のセルに入力されるクロック位相範囲が第2の位相範囲内となる第2のクロックを前記第2の複数のセルに供給するクロック分配手段と
を有することを特徴とする集積回路。 - 請求項1記載の集積回路において、
前記第2の複数のセルのいずれかから出力されたデータを、そのいずれかが入力する第3の複数のセルをさらに有し、
前記クロック分配手段は、前記第2のクロックから分岐し、前記第3の複数のセルに入力されるクロック位相範囲が第3の位相範囲内となる第3のクロックを前記第3の複数のセルに供給することを特徴とする集積回路。 - 複数のセルを含む回路に、試験パターンを入力する試験パターン入力手段と、
前記試験パターン入力手段により入力された試験パターンを入力する第1の複数のセルと、
前記第1の複数のセルのいずれかから出力されたデータを、そのいずれかが入力する第2の複数のセルと、
前記第1の複数のセル及び前記第2の複数のセルから出力されるデータに基づいて前記回路に含まれる複数のセルの故障を検出する故障検出手段と、
前記第1の複数のセルに入力されるクロック位相範囲が第1の位相範囲内となる第1のクロックを前記第1の複数のセルに供給するとともに、前記第1のクロックから分岐し、前記第2の複数のセルに入力されるクロック位相範囲が第2の位相範囲内となる第2のクロックを前記第2の複数のセルに供給するクロック分配手段と
を有する集積回路を備えることを特徴とする情報処理装置。 - 請求項3記載の情報処理装置において、
前記集積回路は、
前記第2の複数のセルのいずれかから出力されたデータを、そのいずれかが入力する第3の複数のセルをさらに有し、
前記クロック分配手段は、前記第2のクロックから分岐し、前記第3の複数のセルに入力されるクロック位相範囲が第3の位相範囲内となる第3のクロックを前記第3の複数のセルに供給することを特徴とする情報処理装置。
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