JP2006038831A - スキャン試験回路を備えた半導体集積回路 - Google Patents

Abstract

【課題】半導体装置の故障検出率を上げるためにスキャン試験に用いるフリップフロップの数を増すと面積が増し、消費電力が増加している。一方ゲーテッドクロックに用いるマスク回路は、試験時に回路をバイパスされるために試験が行われず、故障検出率を下げている。
【解決手段】通常動作モード時にはフリップフロップ回路（１４）には論理回路（１１）の出力が入力され、スキャン試験モード時には、フリップフロップ回路（１４）には、論理回路（１１）の出力と、マスク回路（１２）の出力が入力され、マスク回路（１２）の出力出力に関わらずクロック信号はフリップフロップ回路（１４）に供給される。こうしてフリップフロップ回路（１４）が構成するスキャンパスを用いて両方の回路の故障検出を行う。回路規模を大きくすることなく、故障検出率が向上する。
【選択図】図１

Description

本発明は、半導体集積回路のスキャン試験の故障検出率の向上に関わるものであって、
スキャン試験に用いるフリップフロップの動作に関わる。さらに、動作情況に応じてクロ
ック信号の供給を停止するゲーテッドクロック構成を備えた半導体集積回路におけるマス
ク回路の故障検出に関わる。

大規模半導体集積回路（ＬＳＩ）は集積度が高まり回路規模が増加するに従って故障を
検出するための試験が困難になってきている。また、集積回路に対して要求される信頼性
はより厳しくなり、試験工程において全体の回路に対する故障が検出可能な率すなわち故
障検出率の向上が強く要求されている。

集積回路を構成する論理回路が全て正常に動作していれば、加えられた入力信号に対し
て正しい出力信号を出力する。しかし、集積回路の中の論理回路に一部故障があった場合
、その誤った信号が、引き続き処理される論理回路に対して誤った値を入力することにな
り、その結果誤った出力信号が出力される。このような場合、試験の段階で誤った出力信
号を検出した後、信号を逆にたどって故障した論理回路を特定することは非常に困難な作
業である。

この課題に対し、従来から論理回路の故障を検出する手法としてスキャン試験法が広く
用いられている。（特許文献１を参照）スキャン試験法とは、集積回路を構成する論理回
路のそれぞれに対してフリップフロップ回路（以下ＦＦ回路と記す）を対応させて配置し
、通常動作モード時には対応する論理回路の入力信号、あるいは出力信号をクロック信号
に同期して保持することで集積回路の動作を行う。スキャン試験を行うときにはこれらの
ＦＦ回路を直列にチェーン状に接続してスキャンパスを構成し、入力端子から目的とする
スキャン入力信号を入力し、クロック信号に同期して次々に転送する。このように信号を
転送することによって個々のＦＦ回路が対応する論理回路に所定の入力値を与えることが
できる。さらに与えた入力に対して論理回路が行った演算結果の出力信号を次段のＦＦ回
路で受け、ＦＦ回路のチェーンを転送して出力端子から出力し、出力結果から論理回路の
動作を検証することができる。このようにして集積回路を構成する論理回路の故障を独立
に検出できることに特徴がある。

スキャン試験法による故障検出の手順を図１０に示す例を用いて説明する。

図１０に示す回路は論理回路５１、５２とＦＦ回路５３、５４、５５、およびセレクタ５６、５７、５８で構成されている。論理回路５１、５２のそれぞれの入力端子ｉは、ＦＦ回路の出力端子Ｑに接続され、出力端子ｏはセレクタの入力Ａに接続されている。また、ＦＦ回路の出力端子Ｑは論理回路をバイパスして直接次段のセレクタの入力Ｂに接続されている。

ＦＦ回路５３、５４、５５はそれぞれ、データ入力端子Ｄ、出力端子Ｑ、およびクロック入力端子ＣＫを備え、クロック信号ＣＬＫの立ち上がりエッジに同期して入力端子Ｄの
値を取り込み、出力端子Ｑに取り込んだ値を出力する。取り込んだ値はクロック信号ＣＬ
Ｋの次の立ち上がりの周期が始まるまでの間その値を保持する。セレクタ５６、５７、５
８はスキャン選択信号ＳＳの値によって入力端子Ａ、Ｂの一方の信号を選択して出力する
。

次に、図１０の回路の動作を説明する。通常の動作モードでは、スキャン選択信号ＳＳが“０”に設定され、各セレクタ５６、５７、５８はＡの信号を選択して出力する。従って
、信号入力端子Ｄｉｎに入力された信号は、クロック信号ＣＬＫに同期して論理回路５１
、論理回路５２で順番に処理され、結果が出力端子Ｄｏｕｔから出力される。

次にスキャン試験の方法について説明する。スキャン選択信号ＳＳを“１”にするとセ
レクタ５６、５７、５８の入力Ｂが選択され、ＦＦ回路５３、５４、５５は論理回路５１
、５２を経由することなくチェーン状に接続されたスキャンパスを構成する。スキャン入
力端子ＳＣｉｎにスキャン入力信号を与えると、入力されたスキャン入力信号はクロック
信号ＣＬＫに同期してＦＦ５３、５４、５５へとシフトされ、出力端子ＯＵＴから出力さ
れる。

論理回路５１を試験するときは、スキャン入力信号をクロック信号ＣＬＫの最初の周期
に同期してＦＦ回路５３にその値をセットする。セットされた値は論理回路５１の入力端
子ｉに入力されその結果が出力端子ｏに現れる。次にスキャン選択信号ＳＳを“０”にす
るとセレクタ５７は入力Ａを選択する。この結果クロック信号ＣＬＫの次の周期で論理回
路５１の出力の値はＦＦ回路５４に取り込まれる。次にスキャン選択信号ＳＳを“１”に
してセレクタ５８の入力Ｂを選択し、クロック信号ＣＬＫの次の周期で論理回路５１の出
力の値をＦＦ回路５５にセットし、出力端子Ｄｏｕｔから出力される。

このようにして、スキャン入力信号とセレクタ選択信号を切替えるタイミングをクロッ
クに同期して設定することにより、スキャンチェーンで組み合わされた任意の論理回路を
選択して単独で動作を試験することができる。言い換えると、試験の対象となる論理回路
にはＦＦ回路を振り当てなければならない。そのため、集積回路の規模が大きくなるに伴
い、スキャン試験を行うためのＦＦ回路の規模も大きくなってきている。

他方、半導体集積回路は近年集積度の増大と高速化に伴い増加する一方消費電力を抑え
るために、処理に関わらない論理回路部分にはクロック信号の供給を停止するゲーテッド
クロック技術が広く活用されるようになってきている。（特許文献２を参照）このような
目的でクロック信号を制御する論理回路をマスク回路と呼んでいる。

図１０の回路にゲーテッドクロック技術を導入した例を図１１に示す。マスク回路５９は、
外部信号あるいは集積回路の内部から供給されるマスク制御信号ＭＣを受けてクロック信
号ＣＬＫの供給の制御を行うためのマスク信号Ｍを出力する。マスク信号Ｍが“１”のと
き、ＯＲゲート６１の出力は“１”に固定されＦＦ５５から先にはマスク制御されたクロ
ック信号ＭＣＬＫが供給されず、回路の動作は停止する。従って、停止した回路は電力を
消費することがなくなり消費電力を抑えることができる。

しかし、スキャン試験時には図１を用いて説明したように、マスク回路の出力に関わり
なくクロック信号ＭＣＬＫはその先の回路にも供給される必要がある。本例ではセレクタ
６０を設け、スキャン試験モードの間はクロック信号ＣＬＫを常に供給するようにしてい
る。しかし、このようにマスク回路５９を迂回する試験方法を取ると、マスク回路５９の
動作の試験を行うことができなくなり、故障検出率の低下の原因となってしまう。故障検
出率を上げるためには、マスク回路の出力側にも新たにＦＦ回路をマスク回路に対応させ
て配置する必要があり、全体の回路規模の増大を引き起こすことになる。
特開平９−２４３７０５ 特開２０００−３４１０９３

集積回路の規模が大きくなる一方、故障検出率の向上が要求され、スキャン試験に伴う
フリップフロップ回路の数が増大し、面積の増大と、消費電力の増加が顕著になってきた
。

また、ゲーテッドクロックの手法を採用した場合、スキャン試験時には全てのＦＦ回路
にクロック信号を供給する必要性から、クロック信号を制御するためのマスク回路はバイ
パスされる。そのためマスク回路の試験が行われず、故障検出率を低下させる原因になっ
ていた。

マスク回路に対応してＦＦ回路を設けると、ＦＦ回路の数が増加して、集積度の低下と
、消費電力の増加を引き起こしてしまう。

また、設計の途中でマスク回路を増やす変更を行った場合、対応するＦＦ回路との間の
結線が長くなってクロックのタイミング遅れを引き起こす場合がある。

このように、今後大規模化し、消費電力の削減が求められる集積化路において、より少
ないＦＦ回路の数で、故障検出率を向上することが解決されるべき課題となっている。

上記課題を解決するための手段としての本発明の第１の側面においては、論理回路と、前記論理回路の出力をクロック信号に同期して取り込むフリップフロップ回路と、前記フリップフロップ回路へ前記クロック信号の供給を停止するクロック停止信号を生成するマスク回路を備え、論理回路と前記フリップフロップ回路でスキャンパスを形成するスキャン試験の機能を備える半導体集積回路であって、
通常動作モード時には、前記マスク回路が前記フリップフロップ回路への前記クロック
の供給を停止し、
スキャン試験モード時には、前記マスク回路の動作に関わらず前記フリップフロップ回
路への前記クロック信号の供給を許容し、前記フリップフロップ回路が前記マスク回路の
スキャン試験のためのスキャンパスを形成する半導体集積回路に特徴がある。

通常動作モード時には、前記フリップフロップ回路の入力端子には前記論理回路の出力
信号のみが入力され、前記フリップフロップ回路へ供給されるクロック信号に同期してこのフリップフロップへ取り込まれる。ここで、前記マスク回路が生成する停止信号に応じて前記フリップフロップ回路への前記クロック信号の供給を停止することで、消費電力を抑制している。

他方、スキャン試験モード時には、前記マスク回路の出力信号に関わらず、即ちクロック停止信号の有無に関わらず、前記フリップフロップ回路にクロック信号を供給する。これにより、マスク回路から出力されるクロック停止信号の有無に関わらず、スキャンパスを構成する前記フリップフロップ回路がクロック信号に同期して動作するので、スキャンパスを用いたスキャン試験を行なうことができる。

このフリップフロップ回路はマスク回路のスキャン試験のためのスキャンパスを形成している。即ち、このフリップフロップ回路は、スキャン試験モード時には少なくともマスク回路の試験結果を取り込むことができる。一方このフリップフロップ回路は、論理回路とともにスキャンパスを形成する。即ち、半導体装置に論理回路の通常のスキャン試験の機能を付与する。そのため、このフリップフロップ回路は、スキャン試験モード時にも論理回路の試験結果を取り込むことができるように構成される。

言い換えれば、本発明に係るフリップフロップ回路は、スキャン試験モード時には、論理回路の試験結果又はマスク回路の試験結果の何れか一方を選択して取り込むことができるように構成される。さらに、通常動作モード時には論理回路の出力を取り込むように構成される。

上述の本発明の第１の側面における構成によれば、通常動作モードで論理回路の出力を取り込むフリップフロップ回路に、スキャン試験モード時に論理回路及びマスク回路の両方の回路の試験結果を選択して取り込むことができるので、マスク回路の試験用のフリップフロップ回路を増設することなく論理回路とマスク回路の両方のスキャン試験を行うことが可能になる。

論理回路及びマスク回路の試験結果を選択して取り込むために、論理回路とマスク回路との両出力間で論理演算を行い、通常動作モード時には前記論理回路の出力が前記フリップフロップ回路に接続され、スキャン試験モード時には前記論理回路の出力と前記マスク回路の出力との論理演算結果がフリップフロップ回路に接続されるように構成することができる。この構成では、２個の被試験回路の論理演算結果をフリップフロップ回路に入力するから、被試験回路の個々の出力を選択してフリップフロップ回路に入力する方法に較べて回路が簡単になる。

さらに、本発明の他の側面においては、前記半導体集積回路に、前記スキャン試験モー
ドを設定する設定信号と、前記マスク回路の出力信号が入力されるＯＲゲートの出力を前
記フリップフロップ回路の入力端子に入力し、前記スキャン試験モードを設定する設定信
号と、前記マスク回路の出力信号が入力されるＡＮＤゲートの出力を前記フリップフロッ
プ回路のクロック入力端子に入力する構成を含む構成にすることに特徴がある。スキャン
試験モード設定信号とマスク回路の出力信号を論理ゲートに組合わせて入力し、ＦＦ回路
へのスキャン試験のためのマスク回路の出力の入力と、クロック信号への制御の両者を行
っている。

本発明の第１の側面において、クロック停止信号の論理値が１、即ちクロックがマスクされないときのマスク回路の出力論理が０であるとき、論理回路の出力とクロック停止信号との論理和をフリップフロップ回路へ入力することができる。

この構成では、マスク回路の出力にクロック停止信号が出力されていない通常動作モード時には、フリップフロップ回路に論理回路の出力がそのまま入力されフリップフロップ回路は通常の動作モードのラッチとして動作する。通常動作モード時にクロック停止信号が出力された時、フリップフロップ回路の入力は１となるが、フリップフロップ回路のクロックが停止しているためラッチされない。従って、通常動作モードとして支障はなく、正常に動作する。

スキャン試験モード時には、フリップフロップ回路にクロックが常に供給されるため、論理回路の出力とクロック停止信号との論理和がフリップフロップ回路にラッチされる。これにより、スキャン試験を用いて論理回路及びマスク回路の試験を行なうことができる。

なお、この構成において、クロック停止信号の論理値が０であるときは、論理回路の出力とクロック停止信号との論理積をフリップフロップ回路へ入力することで、同様の結果が得られる。

この構成によると、フリップフロップ回路への入力信号を一個の論理和又は論理積回路で生成することができるから、回路が簡単になる。

一つの論理回路の出力に対応するフリップフロップ回路を利用してマスク回路のスキャ
ン試験を行い、従来故障検出のための試験を行っていなかったマスク回路の試験が可能に
なる。そのためフリップフロップ回路の数を増すことなく故障検出率を上げることが可能
になった。この機能を実現するためには少数の論理ゲートを追加するだけで実現が可能で
面積の増加の影響はほとんどない。従って、集積回路の面積を削減しコストダウンになり
、さらに消費電力の増加を抑制することができる。

本発明を用いてゲーテッドクロック技術を導入した集積回路においてクロック信号を制
御するマスク回路に対し、新たにＦＦ回路を導入することなくスキャン試験を行う場合の
基本構成について、図１を用いて説明する。

論理回路１１、ＦＦ回路１３、１４、セレクタ１５、１６、およびＯＲゲート１７は前
記図１１と基本的には同じ構成になるように接続されていて、論理回路５２、ＦＦ回路５４、５５、セレクタ５７、５８にそれぞれ対応する。本発明においては新たにＡＮＤゲート１８、１９、およびＯＲゲート２０が導入されている。ＡＮＤゲート１８およびＯＲゲート２０の一方の入力端子には、スキャン試験モードに設定するための信号ＴＭが与えられている。

クロック信号ＣＬＫについて、通常動作モード時にはスキャン試験モード設定信号ＴＭ
は“１”に設定されていて、ＡＮＤゲート１８からはマスク回路の出力ｏがそのまま出力
される。従って、ＯＲゲート１７によってクロック信号ＣＬＫはマスク回路１２の出力ｏ
に応じて制御される通常動作を行う。そして、スキャン試験モード時にはスキャン試験モ
ード設定信号ＴＭの値が“０”に設定されることによって、ＡＮＤゲート１８はマスク回
路１２の出力の値に関わらず出力が“０”になる。従って、マスク回路によって制御され
たクロック信号ＭＣＬＫはスキャン試験が実行されている間は常にクロック信号ＣＬＫと
同じ信号を出力することができる。

つぎに、論理回路１１の動作について述べる。ＯＲゲート２０の一方の入力端子にはス
キャン試験モード設定信号ＴＭが与えられ、他方の入力端子にはマスク回路１２の出力ｏ
が供給されている。従って、通常動作モード時にはスキャン試験モード設定信号ＴＭが“
１”のため、論理回路１１の出力がそのままＡＮＤゲート１９から出力され、マスク回路
１２の影響を受けることなく所定の動作を行う。スキャン試験モード時には、スキャン試
験モード設定信号ＴＭが“０”となり、ＡＮＤゲート１８の出力が“０”に固定されてＯ
Ｒゲート１７はクロック信号ＣＬＫと同じ信号を出力する。さらに、マスク回路１２の出
力はＯＲゲート２０の出力端子に現れるので、論理回路１１の出力ｏを“１”に設定して
おけば、ＡＮＤゲート１９の出力端子からマスク回路１２の出力ｏが出力される。従って
、スキャン選択信号ＳＳを切替えることによって、マスク回路１２の出力をＦＦ回路１４
に取り込むことができる。

次に、本発明をより詳しく説明するために、図２に示すマスク回路を備えた乗算器に適
用した構成を例に説明を行う。図２は典型的な乗算器と、マスク回路を組み合わせた回路
を示していて、乗算器２１、マスク回路２２、ＦＦ回路２３、２４、２５、２６で構成さ
れている。乗算器２１には乗算入力Ａ１と被乗算入力Ａ２がＦＦ回路２３、２４を経由し
て入力端子ｉ１とｉ２に与えられる。その演算出力ｏはＦＦ回路２６の入力端子Ｄに接続
されている。

またマスク回路２２へはマスク制御信号ＭＣがＦＦ回路２５を経由して入力端子ｉに与
えられる。そして、出力ｏはＯＲゲート２７の一方の入力に接続され、他方の入力端子に
入力されてマスク回路によって制御されたクロック信号ＭＣＬＫとなり、クロック信号Ｃ
ＬＫがＦＦ回路２６から先に供給されることを制御している。

このようにして、１つのＦＦ回路１４を用いて、論理回路１１とマスク回路２２の動作
をスキャン試験の方法で検証することが可能になる。

次に、上に述べた乗算器に本発明を適用した場合について詳細に説明する。図３は図２
に示したマスク回路を備えた乗算器に、本発明のスキャン試験を行うための構成を示して
いる。図２の構成を元に、先の図１に対応して、ＡＮＤゲート２８、２９、ＯＲゲート３
０、およびスキャン試験のためのスキャンパスを形成するためのセレクタ３１、３２、３
３、３４が加わっている。

なお、スキャン選択信号ＳＳの配線はそれぞれのセレクタに接続されているが、図３で
は入力の矢印によって、各セレクタ３１乃至３４へ接続されていることを示している。

通常動作モード時にはスキャン試験モード設定信号ＴＭを“１”に設定し、スキャン選
択信号ＳＳを“１”に設定しておく。このとき各セレクタ３１、３２、３３、３４は入力
Ａが選択されている。このような設定状態では、ＡＮＤゲート２８の出力端子にはマスク
回路２２の出力信号ｏがそのまま出力される。また、ＯＲゲート３０の出力は常に“１”
に保持されるため、乗算器２１の出力はそのままＡＮＤゲート２９の出力端子に現れ、図
２に示した回路動作を行うことがわかる。

次に、スキャン試験モードでの動作について図３を用いて説明する。先ずスキャン試験
を行うときに、スキャン試験モード設定信号ＴＭを“０”にする。その結果、ＡＮＤゲー
ト２８の出力が“０”に固定され、クロック信号ＣＬＫはマスク回路２２の動作に関わり
なく、ＯＲゲート２７の出力に現れる。従って、マスク回路によって制御されたクロック
信号ＭＣＬＫには常にクロック信号ＣＬＫと同じ信号が出力され、ＦＦ回路２６などの先
にもスキャン試験を行っている間、クロック信号ＣＬＫが供給される。また、ＯＲゲート
３０の出力端子にはマスク回路２２の出力が現れ、ＡＮＤゲート２９の出力には乗算器２
１の出力と、マスク回路２２の出力がＡＮＤ演算された結果が現れる。

次に、このような設定条件における、乗算器あるいはマスク回路の故障検出の手順につ
いて詳細に説明する。スキャン試験モード設定信号ＴＭは試験が実行される間“０”の値
に保持されている。従って、ＡＮＤゲート２８の出力は“０”に固定され、ＯＲゲート２
７の出力端子にはクロック信号ＣＬＫと同じタイミングの信号が出力される。

先ず、スキャン選択信号ＳＳを“０”に設定すると、セレクタ３１、３２、３３、３４
の入力Ｂが選択される。スキャン入力ＳＣｉｎはＦＦ回路２５の入力端子Ｄに接続される
。ＦＦ回路２５、２４、２３の出力端子Ｑはそれぞれ次段のＦＦ回路の入力端子Ｄに順番
に接続される。このようにして、スキャン入力ＳＣｉｎから出力端子Ｄｏｕｔにわたって
ＦＦ回路の１本のスキャンパスが形成される。

そこで、乗算回路の試験の方法から説明する。スキャン入力端子ＳＣｉｎにスキャン入
力信号をクロック信号ＣＬＫに同期して入力し、ＦＦ回路２５にはマスク回路の出力が“
１”になる信号を設定する。このように設定することによって、ＡＮＤゲート２９の出力
端子には乗算器２１の出力が現れる。上記の設定と同時にＦＦ回路２３、２４には試験の
ための乗算器の各入力端子ｉ１、ｉ２に入力する値を設定する。このようにして入力設定
された乗算器２１は内部の演算論理に従って演算を行いその結果を出力端子ｏに出力する
。乗算器２１の出力はＡＮＤゲート２９を経てセレクタ３４の入力Ａに与えられる。

次に、スキャン選択信号ＳＳを“１”に設定して、各セレクタの入力をＡに切替えると
、乗算器２１の出力値はＦＦ回路２６のデータ入力端子Ｄに与えられる。そして、この値
はクロック信号ＣＬＫの次の周期に同期してＦＦ回路２６に取り込まれ、出力端子Ｑに出
力される。次に、スキャン選択信号ＳＳを“０”に設定してＦＦ回路２５、２４、２３、
２６によるスキャンパスを形成し、クロック信号ＣＬＫに同期して順次転送し、集積回路
の出力端子に出力する。出力された値と、乗算器の入力端子に設定した値から期待される
値と比較することによって、乗算器２１が正しく動作しているかどうかを検証できる。

乗算器の乗算入力端子ｉ１および被乗算入力端子ｉ２に与える値を必要な組合せで設定
し、その期待値とスキャン試験から得られた出力値とを比較することで乗算器の動作が検
証できる。

次に、マスク回路の動作を検証する場合について説明をする。スキャン試験モード設定
信号ＴＭは“０”に設定されているので、ＯＲゲート３０の出力端子にはマスク回路２２
の出力の値と同じ値が出力されている。

この状態で、スキャン選択信号ＳＳを“０”に設定して各セレクタ３１乃至３４の入力
Ｂを選択し、スキャン入力端子ＳＣｉｎからクロック信号ＣＬＫに同期して各ＦＦ回路２
３乃至２６へ転送し設定を行う。ＦＦ回路２３、２４には演算器２１による演算出力ｏが
“１”になる値を入力端子ｉ１、ｉ２の値を設定しておく。このことによって、設定が完
了した段階で、ＡＮＤゲート２９の一方の入力端子には“１”が入力され、出力端子には
他方の入力端子の値、すなわちマスク回路２２の出力値が出力されてセレクタ３４の入力
端子Ａに入力される。マスク回路２２の入力端子ｉに加えられる入力信号はＦＦ回路２５
に設定しておく。

次に、スキャン選択信号ＳＳを“１”にするとセレクタ３４は入力端子Ａが選択され、
ＡＮＤゲート２９の出力ｏの値がＦＦ回路２６のデータ入力端子Ｄに与えられる。そして
、クロック信号ＣＬＫの次の周期でＦＦ回路２６に取り込まれ、その結果マスク回路２２
の出力が出力端子Ｄｏｕｔから出力される。

再びスキャン選択信号を“０”にして各セレクタの入力Ｂを選択し、ＦＦ回路のチェー
ンを経由して集積回路の出力端子まで転送する。得られた出力値と期待値とを比較するこ
とによりマスク回路の動作を検証することができる。

このようにして、ＦＦ回路を新たに加えることなく、従来から乗算器の故障検出に用い
ていたＦＦ回路を利用してマスク回路の故障検出も行えるようになる。その結果、集積回
路全体の故障検出率を上げることができる。新たにＦＦ回路が加わらないため、チップ面
積の増加を避けることができ、消費電力の増加を抑制することができる。

なお、上記実施例では、スキャン試験モード設定信号ＴＭおよびマスク回路１２の出力
信号ｏが、ＡＮＤゲート１８およびＯＲゲート２０に入力されている例を示したが、それ
ぞれの信号の“０”、“１”の論理の組合わせを変えることにより適宜ゲートの変更が可
能なことは明らかであり、以下の説明においても同様である。

また、図３の説明においてはＦＦ回路２６を用いて乗算器２１とマスク回路２２の両方
をＦＦ回路２６でスキャン試験する例について説明を行ったが、マスク回路を通常の論理
回路に置き換えることも可能である。当初スキャン試験の対象としていなかった論理回路
があって、スキャン試験が必要になったが適当なＦＦ回路が存在しないときに本発明を利
用する場合が該当する。あるいは、全ての論理回路にＦＦ回路を充当すると回路規模が大
きくなる場合に本発明を利用する場合が該当する。このような場合、加えられる論理回路
がクロックの制御を伴わないため、ＯＲゲート１７およびＡＮＤゲート１８が不要になる
。従って加えられる論理回路の出力とスキャン試験モード設定信号ＴＭとが入力されるＯ
Ｒ回路２０とＡＮＤ回路１９を加えるだけで加えられる論理回路のスキャン試験が可能に
なる。

上に述べた場合をさらに拡大し、図３で説明したマスク回路に対してスキャン試験を行
ったＦＦ回路２６を用いて、別のマスク回路あるいは論理回路の試験も行うことを可能に
する例について説明する。

図４を用いて、論理回路３５のスキャン試験を行うＦＦ回路２６を用いてさらに複数の
論理回路のスキャン試験を行う場合について説明する。マスク回路２２に関わるＦＦ回路
２５、セレクタ３３、ＯＲゲート２７、およびＡＮＤゲート２８、２９は実施例１と同じ
構成である。

論理回路３５には、セレクタ３７で選択された入力がＦＦ回路３６に取り込まれて入力
端子ｉに入力される。

ＯＲゲート３８の入力端子にはスキャン試験モード設定信号ＴＭおよび、マスク回路２
２の出力ｏが接続されている。ＯＲゲート３８の他の入力端子には例えば、他ブロックの
クロック信号を制御するマスク回路の出力Ｂ１が接続される。あるいは他の論理回路でス
キャン試験のためのＦＦ回路が割り当てられなかった回路Ｂ２であっても良い。あるいは
、当初ＦＦ回路を割り当てられていたが、数を減らす必要があって振り向けられた対象で
あるＢ３であっても良い。

なお、スキャン選択信号ＳＳの配線はそれぞれのセレクタに接続されているが本図では
入力の矢印によって、各セレクタ３３、３４、３７へ接続されていることを示している。

論理回路３５およびマスク回路２２の故障解析を行う場合は、先の実施例１で述べた手
順を用いてＯＲゲート３８の他の入力端子Ｂ１、Ｂ２、Ｂ３を“０”の値に設定する。そ
して、実施例１で説明した手順を用いて故障解析を行うことができる。すなわち、スキャ
ン選択信号を“０”に設定して、論理回路３５の出力が“１”になる入力値をＦＦ回路３
６に設定しておく。また、ＯＲゲート３８の他の入力端子に加わる他の回路の出力Ｂ１、
Ｂ２、Ｂ３を“０”になるようにそれぞれの対象となる回路の入力値を設定しておく。こ
のように設定すると、ＯＲゲート３８の出力端子には、マスク回路２２の出力ｏと同じ値
が出力される。

このように設定した後に、スキャン選択信号を“１”に設定してセレクタ３３は入力端
子Ａを選択し、その値がＦＦ回路２５に取り込まれ、マスク回路２２はその結果をＯＲゲ
ート３８の入力端子に加えられる。この値はＡＮＤゲート２９の出力端子に出力される。
次にスキャン選択信号を“０”に設定して、セレクタは入力Ａを選択し、その値をＦＦ回
路２６に取り込む。この出力値はスキャン選択信号を再び“１”に設定して集積回路の出
力端子まで転送することで検証が行える。

ＯＲゲート３８の入力端子Ｂ１に接続された論理回路の故障検出を行う場合は、ＦＦ回
路に設定を行う手順において、入力Ｂ２、Ｂ３、およびマスク回路２２の出力ｏが“０”
になるように設定を行う。このように設定された後は、上記、マスク回路２２を検証した
ときと同じ手順を適用することによって対象となる回路の故障検出を行うことができる。

このように多入力のＯＲゲートを導入することによって、従来特定の論理回路のスキャ
ン試験に割り当てられていたＦＦ回路を、さらに複数の論理回路の故障検出に利用するこ
とができる。従って、ＦＦ回路を新たに加えることなく、従来1個の論理回路の故障検出
に用いていたＦＦ回路を利用して複数の論理回路の故障検出が行えるようになった。その
結果、新たにＦＦ回路を導入することなく集積回路全体の故障検出率を上げることができ
るようになる。あるいは、従来使用していたＦＦ回路の数を減らすことが可能になる。そ
の結果チップ面積を減少し、消費電力を削減することができる。

上記２つの実施例で説明したように、ＡＮＤゲートとＯＲゲートを組合わせた論理を導
入することによって、スキャン試験のためのＦＦ回路を新たに追加することなく、ゲーテ
ッドクロック構成で用いられるマスク回路の故障検出を行うことが可能になった。近年よ
りきめ細かなクロック信号の制御を行って消費電力を抑制する手法が取り入れられ、多数
のマスク回路を使用した半導体集積回路が導入されてきている。このような多数のマスク
回路の故障検出を実施例１および実施例２で説明したように既存のＦＦ回路を利用して容
易に行うことができれば消費電力抑制と、チップサイズの抑制に有利であることがわかる
。

このように任意の場所で利用する場合に備えてＦＦ回路に予めＡＮＤゲートとＯＲゲー
トを組合わせてマクロとして配置しておけば容易に利用することができて便利なことがわ
かる。図５は図１の基本構成要素として形成したマクロ３９を示していて、記号は図１と
同じ番号を与えている。入力端子Ｐ、および入力端子Ｑには従来試験対象としていた論理
回路の入力信号ｉ、および出力信号ｏが接続され、入力端子Ｍにはマスク回路の出力ｏが
接続される。他の入力端子と出力端子は図１と同じ信号が接続される。

このようなマクロ３９を予め登録しておけば、従来使われていたＦＦ回路に対して、本
マクロ３９を置き換えるだけで本発明の利用が可能になり、スキャン試験の対象となるマ
スク回路を容易に増やすことができる。また対応するマクロと信号線を接続する作業だけ
で本発明の実現が容易にできて、接続ミスを引き起こす可能性を減らすことができる。

なお、本発明の適用はクロック信号のマスク回路に必ずしも限定されたものではなく、
従来スキャン試験が適用されていなかった論理回路に対しても適用することが可能である
。上記マクロ３９を簡素化したマクロを用意することでより広い応用が可能となる。

図６に簡素化されたマクロ４０を示す。マクロ４０は図５のマクロ３９からクロック信
号を制御していたＯＲゲート１７とＡＮＤゲート１８を除いたものである。入力端子Ｒに
新たにスキャン試験を行う対象となる論理回路の出力を接続する。通常の動作モードでは
、スキャン試験モード信号ＴＭが“０”に設定されているので従来と同じ動作を行う。ス
キャン試験モード時には、スキャン試験モード信号ＴＭが“１”に設定され、新たにスキ
ャン試験を行う対象となる論理回路の出力がＯＲゲート２０の出力端子に出力される。従
って、従来試験対象としていた論理回路の出力端子Ｑが“１”になるように設定すること
でＡＮＤゲートの出力端子に新たにスキャン試験を行う対象となる論理回路の出力が出力
され、スキャン試験を行うことができる。

このように簡素化されたマクロ４０を予め登録しておくことで、少ないＦＦ回路で多く
の論理回路の故障検出を行うことが可能になる。また、現在故障検出率が充分でなく、新
たに論理回路をスキャン試験の対象として追加したい場合、マクロ３９、あるいは４０を
従来のＦＦ回路と置き換えるだけで試験を行うことが可能になる。

本発明の第４の実施例は、論理回路の出力とマスク回路の出力との論理和又は論理積をフリップフロップ回路へ入力する半導体集積回路に関する。

図７は本発明の第４の実施例であり、主要部分の回路を表している。図７を参照して、本実施例は、2個のフリップフロップ回路１３、１４、2個のセレクタ１５、１６、論理回路１１及びマスク回路１２を有している。これらは本発明の原理として図１に示した回路と同じ回路であり動作も同様である。

マスク回路１２の出力と試験モード設定信号ＴＭはＡＮＤ回路１８に入力され、ＡＮＤ回路１８の出力は、クロック信号ＣＬＫともにＯＲ回路１７に入力される。このＯＲ回路１７の出力は、フリップフロップ回路１４のクロック入力端子ＣＫへ出力される。このＡＮＤ回路１８及びＯＲ回路１７の動作も上述した図1に示した回路のＡＮＤ回路１８及びＯＲ回路１７と同じである。即ち、試験設定信号ＴＭが通常動作モードのときはマスク回路の出力（クロック停止信号の有無）に従ってフリップフロップ回路１４へのクロック信号ＣＬＫが供給又は停止される。一方、試験設定信号ＴＭがスキャン試験モードのときはフリップフロップ回路１４へ常にクロック信号ＣＬＫが供給される。

本実施例では、論理回路１１の出力とマスク回路１２との出力の論理和を生成するＯＲ回路６０が設けられ、そのＯＲ回路６０の出力がセレクタ１６の入力端子Ａへ入力される。

次に本実施例の回路の動作を説明する。

通常動作モードのとき、即ち試験設定信号ＴＭが論理１のとき、ＡＮＤ回路１８の出力にはマスク回路１２の出力がそのまま出力される。その結果、ＡＮＤ回路１８の出力とクロック信号ＣＬＫとが入力されるＯＲ回路１７の出力には、マスク回路１２の出力とクロック信号ＣＬＫとの論理和が出力される。このＯＲ回路１７の出力は、マスク回路１２の出力の論理０及び１に対応して、それぞれクロック信号ＣＬＫ及び論理１となる。即ち、マスク回路の出力の論理０はクロック停止信号の非活性状態（非マスクモード）に該当し、論理１はクロック停止信号の活性状態（マスクモード）に該当している。

従って、フリップフロップ回路１４は、マスク回路１２の出力が論理０のとき、そのクロック入力端子ＣＫにクロック信号ＣＬＫが供給され、ラッチ動作を行なう。また、マスク回路１２の出力が論理０のときは、クロック入力端子ＣＫにクロック信号ＣＬＫが供給されない（論理１に留まる）ので、フリップフロップ回路１４はそのままの状態を保持する。このフリップフロップ回路１４のラッチ動作は、通常の動作モードにおけるラッチ動作と同様である。

論理回路１１の出力はマスク回路１２の出力と共にＯＲ回路６０に入力される。マスク回路１２の出力が論理０（非マスクモード）のとき、ＯＲ回路６０は論理回路１１の出力をそのまま通過させる。

通常動作モードで非マスクモードのとき、フリップフロップ回路１４のクロック入力端子ＣＫにはクロック信号ＣＬＫが入力されているから、セレクタ１６が入力端子Ａを選択すると、フリップフロップ回路１４の入力端子Ｄには論理回路１１の出力が入力され、フリップフロップ回路１４はクロック信号ＣＬＫに同期して論理回路１１の出力をラッチする。

他方、通常動作モードでマスクモードのとき、フリップフロップ回路１４のクロック入力端子ＣＫにはクロック信号ＣＬＫが入力されないので、フリップフロップ回路１４はラッチ動作を行なわない。従って、マスク回路１２の出力（このとき論理１）と論田回路１１の出力の論理和がいかなる値をとっても、半導体装置の動作に影響を与えない。このように、本実施形態例の回路は、通常動作モードでは、非マスクモード及びマスクモードの両方に対して従来例での通常の動作と同様に動作する。

試験モードのとき、即ち試験設定信号ＴＭが論理０のとき、ＡＮＤ回路１８の出力にはマスク回路１２の出力いかんに関わらず論理０が出力される。その結果、ＯＲ回路１７はクロック信号ＣＬＫをそのまま通過させ、フリップフロップ回路１４のクロック入力端子にクロック信号が供給される。従って、フリップフロップ回路１４はクロック信号ＣＬＫに同期して入力端子Ｄに印加されている入力信号をラッチする。

フリップフロップ回路１４の入力端子Ｄには、セレクタ１６が入力端子Ａを選択するとき、常時論理回路１１及びマスク回路１２の出力の論理和が入力されている。このため、マスク回路１２の出力が０（クロック停止信号が非活性状態）のとき論理回路１１の出力がラッチされ、マスク回路１２の出力が１（クロック停止信号が活性状態）のとき論理値１がラッチされる。従って、論理回路１１の出力が０になるように設定して試験することで、マスク回路１２の動作を確認することができる。なお、論理回路１１の動作確認は、周知のように通常モードでラッチされた論理回路１１の出力に基づいて、あるいは試験モードでマスク回路１２の出力を論理値０に設定してラッチされた値に基づいて確認することができる。また、セレクタ１６が入力端子Ｂを選択するとき、フリップフロップ回路１４を含むスキャンパスが形成されるのは実施例１〜３と同様である。

本第４の実施例のＯＲ回路６０は、クロック停止信号が負論理の場合、即ちマスク回路１２の出力が論理１でクロック停止信号の非活性状態（非マスクモード）になり、論理０でクロック停止信号の活性状態（マスクモード）になる場合は、このＯＲ回路６０に代えてＡＮＤ回路（不図示）とする。これにより、上述した動作を実行することができる。

上述した第４の実施例は、論理回路１１とマスク回路１２の出力結果乃至出力に基づく論理演算結果を、一個のＯＲ回路６０又は一個のＡＮＤ回路で選択してラッチすることができるので、回路構成が非常に簡単になる。

図８は、本発明の第４の実施例のマクロであり、図７に示した第４の実施例の回路を設計・製造するためのマクロを表している。第４の実施例のマクロ６１は、図８を参照して、図7に示した第４の実施例の回路の一部を切り取ったものである。このマクロ６０は、１個のフリップフロップ回路１４を含み、5個の入力端Ｑ，Ｐ，ＣＬＫ，Ｍと2個の出力端Ｄｏｕｔ，ＭＣＬＫとを備える（本第４の実施例では、入力端の記号は、便宜上その入力端に供給される入力信号と同一記号で表すことがある。）。入力端Ｑは例えば論理回路１１の出力に接続され、入力端Ｐには、例えばスキャンパスを構成する前段のフリップフロップ回路の出力が接続される。入力端ＣＬＫにはクロック信号が供給され、入力端Ｍ及び入力端ＴＭにはそれぞれマスク回路の出力及び試験設定信号が供給される。なお、これらの入力端に供給される信号は必要ならば適宜他の信号源から選択して供給することができる。

ＯＲ回路６０の２個の入力端子にはそれぞれ、入力端Ｑ及び入力端Ｍが接続され、その出力はセレクタ１６の入力端子Ａへ接続される。セレクタ１６の入力端子Ｂは入力端Ｐに接続され、セレクタ１６の出力はフリップフロップ回路１４の入力端子Ｄに接続される。ＡＮＤ回路１８の2個の入力端子にはそれぞれ、入力端Ｍ及び入力端ＴＭが接続されている。ＯＲ回路１７の2個の入力端子にはそれぞれ、入力端ＣＬＫ及びＡＮＤ回路１８の出力が接続され、その出力は出力端ＭＣＬＫ及びフリップフロップ回路１４のクロック入力端子ＣＫに接続される。フリップフロップ回路１４の出力は出力端Ｄｏｕｔに接続される。

従って、出力端Ｄｏｕｔからはフリップフロップ回路１４にラッチされた内容が出力され、出力端ＭＣＬＫからはマスクされたクロック信号が出力される。

かかるマクロ６１を用いることで、半導体集積回路の必要な位置に容易に本発明の第４実施例に係る回路を組み込むことができる。

図９は、本発明の第４の実施例のマクロの変形例であり、図７に示した第４の実施例の回路を設計・製造するための他のマクロを表している。第４の実施例のマクロの変形例は、図８に示した第４の実施例のマクロの一部をマクロとしたものである。

図９を参照して、この第４の実施例のマクロの変形例に係るマクロ６２は、４個の入力端Ｒ，Ｑ，Ｐ，ＣＬＫと、１個の出力端Ｄｏｕｔと、それぞれ一個のフリップフロップ回路１４、セレクタ１６及びＯＲ回路６０とを備える。

入力端Ｒ，ＱはＯＲ回路６０の入力に接続され、入力端ＣＬＫはフリップフロップ回路１４のクロック入力端子ＣＫに接続される。セレクタ１６の入力端子Ａ及びＢはそれぞれＯＲ回路６０の出力及び入力端Ｐに接続され、セレクタ１６の出力はフリップフロップ回路１４の入力端子Ｄに接続されている。フリップフロップ回路１４の出力は出力端Ｄｏｕｔに接続される。

マクロ６２の入力端Ｒにマスク回路１２の出力を、入力端ＣＬＫにマスクされたクロック信号（図８中の出力端ＭＣＬＫに出力される信号）を接続することで図７及び図8に示す本第4の実施例に係る回路を容易に作成することができる。

以上説明したように、本発明は、従来ゲーテッドクロックのようにクロック系をマスク
する回路があって故障検出が充分でなかった回路部分に対し、既存のＦＦ回路を利用する
ことで試験を可能とした。新たにＦＦ回路を必要としないため、回路面積の増加が少なく
、また消費電力の増加を抑えることが可能になる。

さらに、本発明の構成部分をマクロ化することによって容易に適用が可能となり、ミス
接続の防止にも役立つ。

従って、集積度が増大してスキャン試験の規模が大きくなりＦＦ回路が増大することを
抑えることが可能になり、消費電力の増加を防ぐことが可能になる。

以上の本明細書の記載には以下の付記記載の発明が開示されている。
（付記１）
論理回路と、
前記論理回路の出力をクロック信号に同期して取り込むフリップフロップ回路と、
前記フリップフロップ回路へ前記クロック信号の供給を停止するクロック停止信号を生成するマスク回路とを備え、前記論理回路と前記フリップフロップ回路でスキャンパスを形成するスキャン試験の機能を備える半導体集積回路であって、
通常動作モード時には、前記マスク回路が前記フリップフロップ回路への前記クロックの供給を停止し、
スキャン試験モード時には、前記マスク回路の動作に関わらず前記フリップフロップ回路への前記クロック信号の供給を許容し、前記フリップフロップ回路が前記マスク回路のスキャン試験のためのスキャンパスを形成することを特徴とする半導体集積回路。
（付記２）
前記論理回路と前記マスク回路との両出力間で論理演算を行い、
前記通常動作モード時には前記論理回路の出力が前記フリップフロップ回路に接続され、
前記スキャン試験モード時には前記論理回路の出力と、前記マスク回路の出力との論理演算結果が前記フリップフロップ回路に接続されることを特徴とする付記１記載の半導体集積回路。
（付記３）
前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＯＲゲートの出力を前記フリップフロップ回路の入力端子に入力し、
前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＡＮＤゲートの出力を前記フリップフロップ回路のクロック入力端子に入力することを特徴とする付記２記載の半導体集積回路。
（付記４）
前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＯＲゲートの出力を前記フリップフロップ回路の入力端子に入力し、
前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＡＮＤゲートの出力を前記フリップフロップ回路のクロック入力端子に入力するマクロを備え、
前記マクロを用いて設計されたことを特徴とする付記３記載の半導体集積回路。
（付記５）
前記マスク回路の出力信号が入力されるＯＲゲートの入力端子にさらに他のマスク回路の出力信号を入力することを特徴とする付記３記載の半導体集積回路。
（付記６）
前記クロック停止信号の論理値が１であり、前記論理回路の出力と前記クロック停止信号との論理和を前記フリップフロップ回路へ入力することを特徴とする付記１記載の半導体集積回路。
（付記７）
前記クロック停止信号の論理値が０であり、前記論理回路の出力と前記クロック停止信号との論理積を前記フリップフロップ回路へ入力することを特徴とする付記１記載の半導体集積回路。

本発明の原理を示す図 マスク回路と乗算器の組み合わせたときの本発明の原理を示す図 図２に本発明を適用した第1の実施例 本発明の第２の実施例 第３の実施例のマクロ 第３の実施例のマクロの変形例 本発明の第４の実施例 本発明の第４の実施例のマクロ 本発明の第４の実施例のマクロ変形例 スキャン試験を説明する図 マスク回路を用いた従来例

符号の説明

１１、３５ 論理回路
２１ 乗算器
２２ マスク回路
１３、１４、２３、２４、２５、２６、３６ ＦＦ回路
１５、１６、３１、３２、３３、３４、３７ セレクタ
１７、２０、２７、３０、３８、６０ ＯＲゲート
１８、１９、２８、２９ ＡＮＤゲート
３９、４０、６１、６２ マクロ

Claims (5)

1. 論理回路と、
   前記論理回路の出力をクロック信号に同期して取り込むフリップフロップ回路と、
   前記フリップフロップ回路へ前記クロック信号の供給を停止するクロック停止信号を生成するマスク回路とを備え、前記論理回路と前記フリップフロップ回路でスキャンパスを形成するスキャン試験の機能を備える半導体集積回路であって、
   通常動作モード時には、前記マスク回路が前記フリップフロップ回路への前記クロックの供給を停止し、
   スキャン試験モード時には、前記マスク回路の動作に関わらず前記フリップフロップ回路への前記クロック信号の供給を許容し、前記フリップフロップ回路が前記マスク回路のスキャン試験のためのスキャンパスを形成することを特徴とする半導体集積回路。
2. 前記論理回路と前記マスク回路との両出力間で論理演算を行い、
   前記通常動作モード時には前記論理回路の出力が前記フリップフロップ回路に接続され、
   前記スキャン試験モード時には前記論理回路の出力と、前記マスク回路の出力との論理演算結果が前記フリップフロップ回路に接続されることを特徴とする請求項１記載の半導体集積回路。
3. 前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＯＲゲートの出力を前記フリップフロップ回路の入力端子に入力し、
   前記スキャン試験モードを設定する設定信号と、前記マスク回路の出力信号が入力されるＡＮＤゲートの出力を前記フリップフロップ回路のクロック入力端子に入力することを特徴とする請求項２記載の半導体集積回路。
4. 前記クロック停止信号の論理値が１であり、前記論理回路の出力と前記クロック停止信号との論理和を前記フリップフロップ回路へ入力することを特徴とする請求項１記載の半導体集積回路。
5. 前記クロック停止信号の論理値が０であり、前記論理回路の出力と前記クロック停止信号との論理積を前記フリップフロップ回路へ入力することを特徴とする請求項１記載の半導体集積回路。

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