CN113311319A - 集成电路芯片与配置方法以及测试系统和测试方法 - Google Patents

Abstract

本公开提供一种集成电路芯片与配置方法以及测试系统和测试方法，集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，时钟控制模块包括多个时钟信号输出端、使能控制端，多个时钟信号输出端包括第一时钟信号输出端，第一功能逻辑模块分别与第一时钟信号输出端、第一扫描输出通道信号连接，可编程存储模块与时钟控制模块的使能控制端信号连接，可编程存储模块存储第一功能逻辑模块的有效性信息且根据有效性信息在工作模式时的状态产生第一使能控制信号，时钟控制模块根据第一使能控制信号在第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。本公开使芯片的良率大幅提高，降低芯片的成本。

Description

集成电路芯片与配置方法以及测试系统和测试方法

技术领域

本公开的实施例涉及一种集成电路芯片与配置方法以及测试系统和测试方法。

背景技术

随着大规模数字芯片的快速发展，集成电路芯片制造的工艺越来越先进，集成电路芯片的结构越来越复杂，随之带来的问题包含：集成电路芯片制造和测试成本也逐渐增大，那么如何提高集成电路芯片的良率成为节约成本的最关心的问题。

发明内容

本公开至少一实施例提供了一种集成电路芯片，包括：可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，其中，所述时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，所述多个时钟信号输出端包括第一时钟信号输出端，所述第一功能逻辑模块与所述第一时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，所述可编程存储模块与所述时钟控制模块的使能控制端信号连接，所述可编程存储模块配置为存储所述第一功能逻辑模块的有效性信息且根据所述有效性信息在工作模式时产生第一使能控制信号，所述时钟控制模块配置为根据所述第一使能控制信号在所述第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第二功能逻辑模块和第二扫描输出通道，其中，所述多个时钟信号输出端还包括第二时钟信号输出端，所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第二扫描输出通道信号连接。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第K功能逻辑模块和第K扫描输出通道，其中，所述多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数，所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第K扫描输出通道信号连接，所述可编程存储模块还配置为存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第二功能逻辑模块，其中，所述多个时钟信号输出端还包括第二时钟信号输出端，所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第K功能逻辑模块，其中，所述多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数，所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，所述可编程存储模块还配置为存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第一扫描压缩逻辑模块，所述第一扫描压缩逻辑模块与所述第一扫描输出通道一一对应，其中，所述第一功能逻辑模块包括多个第一扫描链，每个所述第一扫描链的输出端与所述第一扫描压缩逻辑模块的输入端连接，所述第一扫描压缩逻辑模块配置为对所述第一功能逻辑模块的多个第一扫描链进行压缩，以使得被压缩的所述多个第一扫描链共享一个所述第一扫描输出通道，所述第一扫描压缩逻辑模块的输出端与所述第一扫描输出通道连接。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第二扫描压缩逻辑模块，所述第二扫描压缩逻辑模块与所述第二扫描输出通道一一对应，其中，所述第二功能逻辑模块包括多个第二扫描链，每个所述第二扫描链的输出端与所述第二扫描压缩逻辑模块的输入端连接，所述第二扫描压缩逻辑模块配置为对所述第二功能逻辑模块的多个第二扫描链进行压缩，以使得被压缩的所述多个第二扫描链共享一个所述第二扫描输出通道，所述第二扫描压缩逻辑模块的输出端与所述第二扫描输出通道连接。

例如，本公开至少一实施例提供的一种集成电路芯片还包括第K扫描压缩逻辑模块，所述第K扫描压缩逻辑模块与所述第K扫描输出通道一一对应，其中，所述第K功能逻辑模块包括多个第K扫描链，每个所述第K扫描链的输出端与所述第K扫描压缩逻辑模块的输入端连接，所述第K扫描压缩逻辑模块配置为对所述第K功能逻辑模块的多个第K扫描链进行压缩，以使得被压缩的所述多个第K扫描链共享一个所述第K扫描输出通道，所述第K扫描压缩逻辑模块的输出端与所述第K扫描输出通道连接。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述可编程存储模块包括一次性可写入的存储器或反复可写入的存储器，所述有效性信息被写入至所述存储器。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述可编程存储模块还包括读逻辑模块，所述读逻辑模块配置为：读取所述存储器中对应的功能逻辑模块的有效性信息并在所述工作模式时输出作为产生的对应的使能控制信号。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述时钟控制模块包括第一时钟启闭单元和第一多路复用器，所述第一时钟启闭单元包括所述第一时钟信号输出端和所述使能控制端，所述第一时钟启闭单元还包括第一时钟输入端，所述第一多路复用器包括：第一选择端，配置为切换扫描模式和工作模式；第一扫描时钟信号输入端，配置为输入用于所述扫描模式的第一扫描时钟信号；第一功能时钟信号输入端，配置为输入用于所述工作模式的第一功能时钟信号；第一输出端，配置为输出所述第一扫描时钟信号或所述第一功能时钟信号；所述第一时钟启闭单元的第一时钟输入端与所述第一多路复用器的第一输出端信号连接。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述第一时钟启闭单元包括时钟门控单元。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述时钟控制模块包括第一时钟启闭单元、第一多路复用器和第二多路复用器，所述第一时钟启闭单元包括所述第一时钟信号输出端和所述使能控制端，所述第一时钟启闭单元还包括第一时钟输入端，所述第一多路复用器包括：第一选择端，配置为切换扫描模式和工作模式；第一扫描时钟信号输入端，配置为输入用于所述扫描模式的第一扫描时钟信号；第一功能时钟信号输入端，配置为输入用于所述工作模式的第一功能时钟信号；第一输出端，配置为输出所述第一扫描时钟信号或所述第一功能时钟信号；所述第一时钟启闭单元的第一时钟输入端与所述第一多路复用器的第一输出端信号连接；

所述第二多路复用器包括：第二选择端，配置为切换扫描模式和工作模式；第二扫描时钟信号输入端，配置为输入用于所述扫描模式的第二扫描时钟信号；第二功能时钟信号输入端，配置为输入用于所述工作模式的第二功能时钟信号；第二输出端，配置为输出所述第二扫描时钟信号或所述第二功能时钟信号，所述第二输出端配置作为所述第二时钟信号输出端。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述时钟控制模块包括第一时钟启闭单元、第一多路复用器、第三时钟启闭单元和第K多路复用器，所述第一时钟启闭单元包括所述第一时钟信号输出端和所述使能控制端，所述第一时钟启闭单元还包括第一时钟输入端，所述第一多路复用器包括：第一选择端，配置为切换扫描模式和工作模式；第一扫描时钟信号输入端，配置为输入用于所述扫描模式的第一扫描时钟信号；第一功能时钟信号输入端，配置为输入用于所述工作模式的第一功能时钟信号；第一输出端，配置为输出所述第一扫描时钟信号或所述第一功能时钟信号；所述第一时钟启闭单元的第一时钟输入端与所述第一多路复用器的第一输出端信号连接；所述第K时钟启闭单元包括所述第K时钟信号输出端和所述使能控制端，所述第K时钟启闭单元还包括第K时钟输入端，所述第K多路复用器包括：第K选择，配置为切换扫描模式和工作模式；第K扫描时钟信号输入端，配置为输入用于所述扫描模式的第K扫描时钟信号；第K功能时钟信号输入端，配置为输入用于所述工作模式的第K功能时钟信号；第K输出端，配置为输出所述第K扫描时钟信号或所述第K功能时钟信号；所述第K时钟启闭单元的第K时钟输入端与所述第K多路复用器的第K输出端信号连接。

例如，在本公开至少一实施例提供的一种集成电路芯片中，所述第一时钟启闭单元和所述第K时钟启闭单元分别包括时钟门控单元。

本公开至少一实施例提供了一种集成电路芯片配置方法，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，所述方法包括：在所述第一扫描输出通道获取所述第一功能逻辑模块的第一检测输出信号，用于基于所述第一检测输出信号判断所述第一功能逻辑模块的有效性信息；将所述第一功能逻辑模块的有效性信息写入所述可编程存储模块，以使得所述可编程存储模块根据所述有效性信息在工作模式时产生第一使能控制信号且将所述第一使能控制信号提供至所述时钟控制模块的使能控制端；所述时钟控制模块配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种配置方法中，所述集成电路芯片还包括第二功能逻辑模块和第二扫描输出通道，所述方法还包括：在所述第二扫描输出通道获取所述第二功能逻辑模块的第二检测输出信号，用于基于所述第二检测输出信号判断所述第二功能逻辑模块的有效性信息；响应于所述第二功能逻辑模块的有效性信息表示功能有效，所述时钟控制模块还配置为所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，以及，响应于所述第二功能逻辑模块的有效性信息表示功能无效，将包括所述第二功能逻辑模块的集成电路芯片配置为待筛除。

例如，在本公开至少一实施例提供的一种配置方法中，所述集成电路芯片还包括第K功能逻辑模块和第K扫描输出通道，K为大于2的整数，所述方法还包括：在所述第K扫描输出通道获取所述第K功能逻辑模块的第K检测输出信号，用于基于所述第K检测输出信号判断所述第K功能逻辑模块的有效性信息；将所述第K功能逻辑模块的有效性信息写入所述可编程存储模块，以使得所述可编程存储模块根据所述有效性信息在所述工作模式时产生第K-1使能控制信号且将所述第K-1使能控制信号提供至所述时钟控制模块的使能控制端；所述时钟控制模块配置为根据所述第K-1使能控制信号在所述时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种配置方法中，所述集成电路芯片还包括第二功能逻辑模块，所述方法还包括：在所述第一扫描输出通道获取所述第二功能逻辑模块的第二检测输出信号，用于基于所述第二检测输出信号判断所述第二功能逻辑模块的有效性信息，其中，所述第二检测输出信号与所述第一检测输出信号一致，所述第二功能逻辑模块的有效性信息与所述第一功能逻辑模块的有效性信息一致；响应于所述第二功能逻辑模块的有效性信息表示功能有效，所述时钟控制模块还配置为所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，以及，所述时钟控制模块又配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作。

例如，在本公开至少一实施例提供的一种配置方法中，所述集成电路芯片还包括第K功能逻辑模块，K为大于2的整数，所述方法还包括：在所述第一扫描输出通道获取所述第K功能逻辑模块的第K检测输出信号，用于基于所述第K检测输出信号判断所述第K功能逻辑模块的有效性信息，其中，所述第K检测输出信号与所述第一检测输出信号一致，所述第K功能逻辑模块的有效性信息与所述第一功能逻辑模块的有效性信息一致；根据写入所述可编程存储模块的所述第一功能逻辑模块的有效性信息，以使得所述可编程存储模块在所述工作模式时产生第K-1使能控制信号且将所述第K-1使能控制信号提供至所述时钟控制模块的使能控制端；所述时钟控制模块配置为根据所述第K-1使能控制信号在所述时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，本公开至少一实施例提供的一种配置方法还包括：通过与所述第一扫描输出通道一一对应的第一扫描压缩逻辑模块，对所述第一功能逻辑模块包括的多个第一扫描链进行压缩，以使得被压缩的所述多个第一扫描链共享一个所述第一扫描输出通道，其中，每个所述第一扫描链的输出端与所述第一扫描压缩逻辑模块的输入端连接，所述第一扫描压缩逻辑模块的输出端与所述第一扫描输出通道连接。

例如，本公开至少一实施例提供的一种配置方法还包括：通过与所述第二扫描输出通道一一对应的第二扫描压缩逻辑模块，对所述第二功能逻辑模块包括的多个第二扫描链进行压缩，以使得被压缩的所述多个第二扫描链共享一个所述第二扫描输出通道，其中，每个所述第二扫描链的输出端与所述第二扫描压缩逻辑模块的输入端连接，所述第二扫描压缩逻辑模块的输出端与所述第二扫描输出通道连接。

例如，本公开至少一实施例提供的一种配置方法还包括：通过与所述第二扫描输出通道一一对应的第二扫描压缩逻辑模块，对所述第K功能逻辑模块包括的多个第二扫描链进行压缩，以使得被压缩的所述多个第二扫描链共享一个所述第二扫描输出通道，其中，每个所述第K扫描链的输出端与所述第K扫描压缩逻辑模块的输入端连接，所述第K扫描压缩逻辑模块的输出端与所述第K扫描输出通道连接。

例如，在本公开至少一实施例提供的一种配置方法中，所述第一扫描输出通道获取对应的功能逻辑模块的检测输出信号，包括：提供用于扫描模式的扫描输入数据信号至所述第一扫描链的链头的扫描输入端；通过串行扫描移位，直至所述第一扫描链的链尾的输出管脚；根据设定个数的扫描时钟周期，通过所述第一扫描链的输出管脚在每个所述扫描时钟周期输出的扫描结果得到所述输出管脚的第一检测波形并作为对应的检测输出信号。

例如，在本公开至少一实施例提供的一种配置方法中，所述第二扫描输出通道获取所述第二功能逻辑模块的第二检测输出信号，包括：提供用于扫描模式的扫描输入数据信号至所述第二扫描链的链头的扫描输入端；通过串行扫描移位，直至所述第二扫描链的链尾的输出管脚；根据设定个数的扫描时钟周期，通过所述第二扫描链的输出管脚在每个所述扫描时钟周期输出的扫描结果得到所述输出管脚的第二检测波形并作为所述第二检测输出信号。

例如，在本公开至少一实施例提供的一种配置方法中，所述第K扫描输出通道获取所述第K功能逻辑模块的第K检测输出信号，包括：提供用于扫描模式的扫描输入数据信号至所述第一扫描链的链头的扫描输入端；通过串行扫描移位，直至所述第K扫描链的链尾的输出管脚；根据设定个数的扫描时钟周期，通过所述第K扫描链的输出管脚在每个所述扫描时钟周期输出的扫描结果得到所述输出管脚的第K检测波形并作为所述第K检测输出信号。

例如，本公开至少一实施例提供的一种配置方法还包括：通过自动化测试设备观测对应的扫描输出通道输出的检测波形，用以判断对应的功能逻辑模块的有效性信息。

例如，在本公开至少一实施例提供的一种配置方法中，所述时钟控制模块配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作，包括：通过所述时钟控制模块包括的第一时钟启闭单元的所述使能控制端获取所述第一使能控制信号；通过所述第一时钟启闭单元的第一时钟输入端获取在所述工作模式时所述时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，所述第一多路复用器还包括：配置为切换扫描模式和所述工作模式的第一选择端、配置为输入用于所述扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于所述工作模式的第一功能时钟信号的第一功能时钟信号输入端，所述第一多路复用器的第一输出端在所述扫描模式时输出所述第一扫描时钟信号；根据所述第一使能控制信号和所述第一功能时钟信号在所述第一时钟启闭单元的所述第一时钟信号输出端输出或不输出所述第一功能时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种配置方法中，所述时钟控制模块配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作，包括：通过所述时钟控制模块包括的第一时钟启闭单元的所述使能控制端获取所述第一使能控制信号；通过所述第一时钟启闭单元的第一时钟输入端获取在所述工作模式时所述时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，所述第一多路复用器还包括：配置为切换扫描模式和所述工作模式的第一选择端、配置为输入用于所述扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于所述工作模式的第一功能时钟信号的第一功能时钟信号输入端，所述第一多路复用器的第一输出端在所述扫描模式时输出所述第一扫描时钟信号；根据所述第一使能控制信号和所述第一功能时钟信号在所述第一时钟启闭单元的所述第一时钟信号输出端输出或不输出所述第一功能时钟信号，以使得所述第一功能逻辑模块能工作或不能工作；

所述时钟控制模块还配置为工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，包括：通过所述时钟控制模块包括的第二多路复用器的第二功能时钟信号输入端输入用于所述工作模式的第二功能时钟信号，在所述工作模式时在所述时钟控制模块包括的第二多路复用器的第二输出端输出所述第二功能时钟信号，以使得所述第二功能逻辑模块能工作；其中，所述第二多路复用器还包括：配置为切换扫描模式和所述工作模式的第二选择端以及配置为输入用于所述扫描模式的第二扫描时钟信号的第二扫描时钟信号输入端，所述第二多路复用器的第二输出端配置为输出所述第二扫描时钟信号或所述第二功能时钟信号，所述第二多路复用器的第二输出端配置作为所述第二时钟信号输出端。

例如，在本公开至少一实施例提供的一种配置方法中，所述时钟控制模块配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作，包括：通过所述时钟控制模块包括的第一时钟启闭单元的所述使能控制端获取所述第一使能控制信号；通过所述第一时钟启闭单元的第一时钟输入端获取在所述工作模式时所述时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，所述第一多路复用器还包括：配置为切换扫描模式和所述工作模式的第一选择端、配置为输入用于所述扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于所述工作模式的第一功能时钟信号的第一功能时钟信号输入端，所述第一多路复用器的第一输出端在所述扫描模式时输出所述第一扫描时钟信号；根据所述第一使能控制信号和所述第一功能时钟信号在所述第一时钟启闭单元的所述第一时钟信号输出端输出或不输出所述第一功能时钟信号，以使得所述第一功能逻辑模块能工作或不能工作；

所述时钟控制模块配置为根据所述第K-1使能控制信号在所述时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作，包括：通过所述时钟控制模块包括的第K时钟启闭单元的所述使能控制端获取所述第K-1使能控制信号；通过所述第K时钟启闭单元的第K时钟输入端获取在所述工作模式时所述时钟控制模块包括的第K多路复用器的第K输出端输出的第K功能时钟信号，其中，所述第K多路复用器还包括：配置为切换扫描模式和所述工作模式的第K选择端、配置为输入用于所述扫描模式的第K扫描时钟信号的第K扫描时钟信号输入端以及配置为输入用于所述工作模式的第K功能时钟信号的第K功能时钟信号输入端，所述第K多路复用器的第K输出端在所述扫描模式时输出所述第K扫描时钟信号；根据所述第K-1使能控制信号和所述第K功能时钟信号在所述第K时钟启闭单元的所述第K时钟信号输出端输出或不输出所述第K功能时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

本公开至少一实施例提供了一种测试方法，所述测试方法包括：提供待测的多个集成电路芯片，其中，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，利用所述第一扫描输出通道获取所述第一功能逻辑模块的第一检测输出信号，并基于所述第一检测输出信号判断所述第一功能逻辑模块的有效性信息，响应于所述第一功能逻辑模块的有效性信息表示功能有效，或者响应于所述第一功能逻辑模块的有效性信息表示功能无效且判断出包括所述第一功能逻辑模块的所述集成电路芯片在目标任务下能工作，不筛除所述集成电路芯片并将所述第一功能逻辑模块的有效性信息写入所述可编程存储模块，使得所述可编程存储模块根据所述有效性信息在工作模式时产生第一使能控制信号且将所述第一使能控制信号提供至所述时钟控制模块的使能控制端，所述时钟控制模块根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种测试方法中，所述集成电路芯片还包括第二功能逻辑模块和第二扫描输出通道，所述测试方法还包括：利用所述第二扫描输出通道获取所述第二功能逻辑模块的第二检测输出信号，并基于所述第二检测输出信号判断所述第二功能逻辑模块的有效性信息，响应于所述第二功能逻辑模块的有效性信息表示功能有效，不筛除所述集成电路芯片，且所述时钟控制模块在所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，响应于所述第二功能逻辑模块的有效性信息表示功能无效，将包括所述第二功能逻辑模块的集成电路芯片筛除。

例如，在本公开至少一实施例提供的一种测试方法中，所述集成电路芯片还包括第K功能逻辑模块和第K扫描输出通道，K为大于2的整数，所述测试方法还包括：利用所述第K扫描输出通道获取所述第K功能逻辑模块的第K检测输出信号，并基于所述第K检测输出信号判断所述第K功能逻辑模块的有效性信息，响应于所述第K功能逻辑模块的有效性信息表示功能有效，或者响应于所述第K功能逻辑模块的有效性信息表示功能无效且判断出包括所述第K功能逻辑模块的所述集成电路芯片在所述目标任务下能工作，不筛除所述集成电路芯片，并将所述第K功能逻辑模块的有效性信息写入所述可编程存储模块，以使得所述可编程存储模块根据所述有效性信息在所述工作模式时产生第K-1使能控制信号且将所述第K-1使能控制信号提供至所述时钟控制模块的使能控制端，所述时钟控制模块根据所述第K-1使能控制信号在所述时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种测试方法中，所述集成电路芯片还包括第二功能逻辑模块，所述测试方法还包括：利用所述第一扫描输出通道获取所述第二功能逻辑模块的第二检测输出信号，并基于所述第二检测输出信号判断所述第二功能逻辑模块的有效性信息，其中，所述第二检测输出信号与所述第一检测输出信号一致，所述第二功能逻辑模块的有效性信息与所述第一功能逻辑模块的有效性信息一致，响应于所述第二功能逻辑模块的有效性信息表示功能有效，不筛除所述集成电路芯片，且所述时钟控制模块在所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，以及，所述时钟控制模块又根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作，以及，响应于所述第二功能逻辑模块的有效性信息表示功能无效，将包括所述第二功能逻辑模块和所述第一功能逻辑模块的集成电路芯片筛除。

例如，在本公开至少一实施例提供的一种测试方法中，所述集成电路芯片还包括第K功能逻辑模块，K为大于2的整数，所述测试方法还包括：利用所述第一扫描输出通道获取所述第K功能逻辑模块的第K检测输出信号，并基于所述第K检测输出信号判断所述第K功能逻辑模块的有效性信息，其中，所述第K检测输出信号与所述第一检测输出信号一致，所述第K功能逻辑模块的有效性信息与所述第一功能逻辑模块的有效性信息一致，响应于所述第一功能逻辑模块的有效性信息表示功能有效，或者响应于所述第一功能逻辑模块的有效性信息表示功能无效且判断出包括所述第K功能逻辑模块的所述集成电路芯片在所述目标任务下能工作，不筛除所述集成电路芯片，并根据写入所述可编程存储模块的所述第一功能逻辑模块的有效性信息，以使得所述可编程存储模块在所述工作模式时产生第K-1使能控制信号且将所述第K-1使能控制信号提供至所述时钟控制模块的使能控制端，所述时钟控制模块根据所述第K-1使能控制信号在所述时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

本公开至少一实施例又提供了一种测试系统，包括集成电路芯片，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，其中，所述时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，所述多个时钟信号输出端包括第一时钟信号输出端，所述第一功能逻辑模块与所述第一时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，所述可编程存储模块与所述时钟控制模块的使能控制端信号连接，所述可编程存储模块配置为：在所述第一功能逻辑模块的有效性信息表示功能有效以不筛除所述集成电路芯片时，或者在所述第一功能逻辑模块的有效性信息表示功能无效、包括所述第一功能逻辑模块的所述集成电路芯片在目标任务下能工作且不筛除所述集成电路芯片时，存储所述第一功能逻辑模块的有效性信息且根据所述有效性信息在工作模式时产生第一使能控制信号，所述时钟控制模块配置为根据所述第一使能控制信号在所述第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种测试系统中，所述集成电路芯片还包括第二功能逻辑模块和第二扫描输出通道，其中，所述多个时钟信号输出端还包括第二时钟信号输出端，所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第二扫描输出通道信号连接，所述时钟控制模块配置为在所述第二功能逻辑模块的有效性信息表示功能有效且不筛除所述集成电路芯片时，在所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作。

例如，在本公开至少一实施例提供的一种测试系统中，所述集成电路芯片还包括第K功能逻辑模块和第K扫描输出通道，K为大于2的整数，其中，所述多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数，所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第K扫描输出通道信号连接，所述可编程存储模块还配置为：在所述第K功能逻辑模块的有效性信息表示功能有效以不筛除所述集成电路芯片时，或者在所述第K功能逻辑模块的有效性信息表示功能无效、包括所述第K功能逻辑模块的所述集成电路芯片在所述目标任务下能工作且不筛除所述集成电路芯片时，存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例提供的一种测试系统中，所述集成电路芯片还包括第二功能逻辑模块，其中，所述多个时钟信号输出端还包括第二时钟信号输出端，所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，所述时钟控制模块配置为在所述第二功能逻辑模块的有效性信息表示功能有效且不筛除所述集成电路芯片时，在所述工作模式时在所述时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得所述第二功能逻辑模块能工作，以及，所述时钟控制模块还配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作。

例如，在本公开至少一实施例提供的一种测试系统中，所述集成电路芯片还包括第K功能逻辑模块，K为大于2的整数，其中，所述多个时钟信号输出端还包括第K时钟信号输出端，所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，所述可编程存储模块还配置为：在所述第一功能逻辑模块的有效性信息表示功能有效以不筛除所述集成电路芯片时，或者在所述第一功能逻辑模块的有效性信息表示功能无效、包括所述第K功能逻辑模块的所述集成电路芯片在所述目标任务下能工作且不筛除所述集成电路芯片时，存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一些实施例提供的一种包括第一功能逻辑模块的集成电路芯片的示意图；

图2为本公开一些实施例提供的一种包括第一功能逻辑模块和第二功能逻辑模块的集成电路芯片的示意图；

图3为本公开一些实施例提供的一种包括第一功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图；

图4为本公开一些实施例提供的一种包括第一功能逻辑模块、第二功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图；

图5为本公开又一些实施例提供的一种包括第一功能逻辑模块、第二功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图；

图6为本公开一些实施例提供的一种集成电路芯片中至少部分扫描输出通道进行共享的示意图；

图7为本公开一些实施例提供的一种集成电路芯片配置方法的流程图；

图8为本公开一些实施例提供的一种测试方法的流程图；以及

图9为本公开又一些实施例提供的一种测试方法的流程图。

具体实施方式

下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另有定义，本公开实施例使用的所有术语(包括技术和科学术语)具有与本本公开所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非本公开实施例明确地这样定义。

本公开实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。本公开实施例中使用了流程图用来说明根据本公开实施例的方法的步骤。应当理解的是，前面或后面的步骤不一定按照顺序来精确的进行。相反，可以按照倒序或同时处理各种步骤。同时，也可以将其他操作添加到这些过程中，或从这些过程移除某一步或数步。

发明人研究发现，若按照以下的测试设备筛片方法：例如只要集成电路芯片有生产缺陷即视为坏片而舍弃。那么，对于超大规模集成电路芯片来说，若按照该方法进行筛片，会导致产品良率很低，且芯片制造成本高。

本公开至少一实施例提供了一种集成电路芯片，包括：可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，其中，时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，多个时钟信号输出端包括第一时钟信号输出端，第一功能逻辑模块与第一时钟信号输出端信号连接且与第一扫描输出通道信号连接，可编程存储模块与时钟控制模块的使能控制端信号连接，可编程存储模块配置为存储第一功能逻辑模块的有效性信息且根据有效性信息在工作模式时产生第一使能控制信号，时钟控制模块配置为根据第一使能控制信号在第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。

本公开至少一实施例还提供对应于上述集成电路芯片的配置方法。

本公开上述实施例的集成电路芯片或集成电路芯片配置方法可以根据目标任务将集成电路芯片划分成至少包括允许失效的功能逻辑模块，将经过扫描测试得到的相应功能逻辑模块的有效性信息存储到可编程存储模块，再在工作模式时读取上述允许失效的功能逻辑模块的有效性信息，并根据有效性信息输出使能控制信号，利用时钟控制模块控制该功能逻辑模块的时钟关闭或开启，以使得相应功能逻辑模块能工作或不能工作。

例如，在本公开至少一实施例中，若某个允许失效的功能逻辑模块的有效性信息表示失效，则在工作模式时(例如在下次集成电路芯片上电时)需要将该功能逻辑模块的时钟关闭，以屏蔽该功能逻辑模块，因此，虽然集成电路芯片的某些功能逻辑模块(例如允许失效的功能逻辑模块)因生产缺陷而导致失效，但是可通过将失效的功能逻辑模块的时钟关闭以达到屏蔽该模块的目的而不影响整个集成电路芯片的使用，只是相比完全没有生产缺陷的芯片性能有所下降，进而使得集成电路芯片的良率有较大幅度的提高，降低了集成电路芯片的成本，特别适用于筛选超大规模集成电路芯片。

下面结合附图对本公开的实施例及其示例进行详细说明。

图1为本公开一些实施例提供的一种包括第一功能逻辑模块的集成电路芯片的示意图。

如图1所示，集成电路芯片(下文可简称为芯片)包括可编程存储模块100、时钟控制模块200、功能逻辑模块300(例如记为第一功能逻辑模块300)、扫描输出通道400(例如记为第一扫描输出通道400)。

时钟控制模块200包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端。多个时钟信号输出端包括第一时钟信号输出端Q1，第一功能逻辑模块300与第一时钟信号输出端Q1信号连接且第一功能逻辑模块300与第一扫描输出通道400信号连接。可编程存储模块100与时钟控制模块200的使能控制端EN1信号连接，可编程存储模块100配置为存储第一功能逻辑模块300的有效性信息且根据有效性信息在工作模式时产生相应的使能控制信号(例如记为第一使能控制信号clk_en)。时钟控制模块200配置为根据第一使能控制信号clk_en在第一时钟信号输出端Q1输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块300能工作或不能工作。

例如，在一些示例中，第一功能逻辑模块300是目标任务下允许失效的功能逻辑模块。例如，该允许失效的功能逻辑模块是芯片中至少部分功能相同的多个功能逻辑模块中的一个或多个。当然，该目标任务可以根据实际需要自由调整，本公开对此不作限制。

例如，对于实际中存在生产缺陷的目标芯片，若出现问题的逻辑模块属于部分功能相同的功能逻辑模块(即上述第一功能逻辑模块300)且出现问题的功能逻辑模块不影响其他部分的功能，例如功能相同的三个功能逻辑模块中的一个或两个模块出现问题但是仍有一部分的模块完好，则基于该剩下的完好的功能逻辑模块来实现相应的功能。那么相比于其他芯片中存在的都是完好的功能逻辑模块，该目标芯片只是性能有所下降，但是该目标芯片依然可以继续使用。因此，芯片的良率有所提高，尤其适用于筛选超大规模集成电路芯片。因此，本公开至少一实施例可以根据产品高、中、低层级来对芯片进行不同等级的划分。

例如，在一些示例中，通过第一扫描输出通道400可获取对应第一功能逻辑模块300的检测输出信号(例如记为第一检测输出信号)，用于基于该第一检测输出信号判断第一功能逻辑模块300的有效性信息，然后将第一功能逻辑模块300的有效性信息写入可编程存储模块100。

例如，在一些示例中，集成电路芯片还包括与第一扫描输出通道400一一对应的扫描压缩逻辑模块500(例如记为第一扫描压缩逻辑模块500)，如图1所示，其中，第一功能逻辑模块300包括多个扫描链(例如记为第一扫描链，即每个第一功能逻辑模块300内部对应多个第一扫描链)，每个第一扫描链的输出端与第一扫描压缩逻辑模块500的输入端连接，第一扫描压缩逻辑模块500配置为对第一功能逻辑模块300的多个第一扫描链进行压缩，第一扫描压缩逻辑模块500的输出端与第一扫描输出通道400连接，也即被压缩的该多个第一扫描链共享一个第一扫描输出通道400。

例如，在一些示例中，第一扫描压缩逻辑模块500为嵌入式压缩逻辑模块(EDT)。当然，还可以采用其他类型的扫描压缩逻辑模块，本公开对此不作限制。

例如，在一些示例中，利用第一扫描输出通道400获取第一功能逻辑模块300的第一检测输出信号，具体如下：(1)在扫描模式时提供扫描输入数据信号至第一扫描链的链头的扫描输入端；(2)通过串行扫描移位直至第一扫描链的链尾的输出管脚；(3)根据设定个数的扫描时钟周期，通过第一扫描链的输出管脚在每个扫描时钟周期输出的扫描结果得到输出管脚的检测波形并作为对应的检测输出信号。

例如，在一些示例中，通过自动化测试设备(ATE)观测对应的扫描输出通道输出的检测波形，用以判断对应的功能逻辑模块的有效性信息。在本公开一些实施中，通过不同扫描输出通道确定失效的功能逻辑模块的位置，简单直观。

需要说明的是，本公开一些实施例中的扫描输出通道(Scanchannel)(例如上述的第一扫描输出通道400)可以表示芯片的输出管脚，例如，当每个第一功能逻辑模块300包括一个第一扫描链时，此时可以不设置扫描压缩逻辑模块，则第一功能逻辑模块300包括的第一扫描链的输出直接通过芯片的输出管脚输出以进行观测，再例如，当每个第一功能逻辑模块300包括多个第一扫描链时，此时需要扫描压缩逻辑模块对多个第一扫描链进行压缩，使得压缩后的结果通过芯片的输出管脚输出以进行观测。具体而言，芯片的内部的寄存器会串成许多条链，即表示每条链对应一部分寄存器。扫描测试是指从芯片端口在每条链(也称扫描链)的链头传输数据(即扫描输入数据信号)，移位结束后捕获组合逻辑的值反映到寄存器上，再继续移位将捕获的值从链尾至芯片的输出管脚以进行观测，例如，内部的扫描链(scanchain)通过移位后输出到芯片输出管脚上由ATE进行观测。例如，在一些示例中，如果芯片内部存在生产缺陷，则会导致输出管脚得到的检测波形和期望的波形不一致。

例如，在一些示例中，当功能逻辑模块对应的检测波形与相应的期望波形一致时，该功能逻辑模块的有效性信息表示功能有效，当功能逻辑模块对应的检测波形与相应的期望波形不一致时，该功能逻辑模块的有效性信息表示功能无效。

值得注意的是，下文任意一实施例提及的扫描输出通道的具体结构和功能等均可以参照这里的扫描输出通道的描述，为了全文的表述清楚与简洁，在下文的相关内容处可不再赘述。

例如，在一些示例中，时钟控制模块200包括时钟启闭单元212(例如记为第一时钟启闭单元212)和多路复用器211(例如记为第一多路复用器211)，如图1所示，第一时钟启闭单元212和第一多路复用器211是与第一功能逻辑模块300对应的。

例如，在图1示例中，第一时钟启闭单元212包括第一时钟信号输出端Q1和使能控制端EN1(例如记为第一使能控制端EN1)，该第一时钟启闭单元212还包括第一时钟输入端CK1。第一多路复用器211用于选择时钟，第一多路复用器211包括第一选择端(未图示)、第一扫描时钟信号输入端、第一功能时钟信号输入端和第一输出端P1。第一选择端配置为由相应的控制信号来切换扫描模式和工作模式，第一扫描时钟信号输入端配置为输入用于扫描模式的第一扫描时钟信号Scan_grp1_clk，第一功能时钟信号输入端配置为输入用于工作模式的第一功能时钟信号Func1_clk，第一功能时钟信号Func1_clk与第一功能逻辑模块300相对应，第一输出端P1配置为输出第一扫描时钟信号Scan_grp1_clk或第一功能时钟信号Func1_clk，第一时钟启闭单元212的第一时钟输入端CK1与第一多路复用器211的第一输出端P1信号连接。

需要说明的是，一方面，将芯片处于扫描模式时主要用于测试功能逻辑模块以获取功能逻辑模块的有效性信息，另一方面，将芯片处于工作模式时(例如将经过测试筛选后被保留的芯片封装完成后交给执行者，执行者给芯片上电，让芯片进行工作)主要用于控制功能逻辑模块的时钟信号的开启或关闭，以控制功能逻辑模块工作或不工作。

还需要说明的是，本公开的扫描模式和工作模式这两个阶段可以是紧密衔接的两个阶段(比如芯片扫描测试结束后立马紧接着进行芯片工作)，或者，本公开的扫描模式和工作模式这两个阶段在时间上的关系是：芯片扫描测试结束后放置一段时间，待相隔较长一段时间后，根据实际需要使用芯片并让芯片处于工作模式，其中，扫描模式对应扫描测试，当然，此仅仅为示例性的，本公开对此不作限制。

例如，在图1示例中，第一时钟启闭单元212包括时钟门控单元。例如，时钟门控单元可以将时钟输入端(例如CK1)的时钟信号和使能控制端(例如EN1)的使能控制信号进行逻辑与运算，得到对应的输出信号。例如，在本公开一些实施例中，当处于扫描模式时，不同的功能逻辑模块对应不同的时钟信号，并且，每个时钟信号分别对应各自的门控单元和/或多路复用器，由此，本公开一些实施例的控制方法非常简单。

需要说明的是，当一般的逻辑与运算在使能控制端进行变化的时候，输出信号可能出现毛刺，此时需要专用的门控单元来避免使能控制端变化的时候输出有毛刺的时钟信号，这不是本公开需要进行阐述的重点，在此不做赘述。还需要说明的是，本公开实施例的时钟启闭单元并不限于该时钟门控单元，还可采用能够达到同样目的(也即控制时钟信号的关闭或开启)的结构和方式，在此不做赘述。

例如，在一些示例中，可编程存储模块100包括一次性可写入的存储器或反复可写入的存储器，功能逻辑模块的有效性信息被写入至对应的存储器。例如，该有效性信息可以表示对应的功能逻辑模块是功能有效或功能无效。

例如，可编程存储模块100包括一次性可编程存储模块(OTP或EFUSE)，一次性可编程存储模块相当于片上存储器(Memory)，一次性可编程存储模块只能在出厂的时候烧写一次，后续正常使用时相当于只读存储器(例如ROM，只能读数据不能写数据)。再例如，可编程存储模块100包括可反复烧写的存储器(FLASH)。当然，这些类型的存储器仅仅为示例性的，并非为本公开的限制，只要是可以在出厂测试的时候写入数据，并且芯片未上电也能保持数据的存储器都可以，本公开在此不做赘述。

例如，在一些示例中，可编程存储模块100还包括读逻辑模块，其中，读逻辑模块用于在工作模式时读取存储器中对应的功能逻辑模块的有效性信息并存于相应的寄存器中，再将该寄存器的输出作为产生的对应的使能控制信号，用以控制相应的功能逻辑模块的时钟是正常开启还是关闭。例如，读逻辑模块的输出与寄存器的输出仍与从存储器的读取出来的信息一样。

需要说明的是，本公开至少一实施例中，在出厂测试后可以获知哪些功能逻辑模块的时钟需要关闭，并将对应的有效性信息烧写到例如一次性可编程存储模块中，在下次芯片上电并处于工作模式时，只需要从一次性可编程存储模块将使能控制信号的值读取出来，并在功能逻辑模块的有效性信息表示失效的时候作用到例如时钟门控单元上就可以关闭已失效的功能逻辑模块的时钟信号，用以屏蔽盖失效的功能逻辑模块，或者，在功能逻辑模块的有效性信息表示功能有效的时候作用到例如时钟门控单元上就可以控制该未失效的功能逻辑模块的时钟信号开启，以使得该功能逻辑模块能工作。

值得注意的是，下文任意一实施例提及的可编程存储模块的具体结构和功能等均可以参照这里的可编程存储模块的描述，为了全文的表述清楚与简洁，在下文的相关内容处不再赘述。还值得注意的是，下文任意一实施例提及的第一时钟启闭单元和第一多路复用器的具体结构和功能等均可以参照这里的时钟启闭单元和多路复用器的描述，为了全文的表述清楚与简洁，在下文的相关内容处可不再赘述。

据前所述，在本公开一些实施例中，可以充分利用传统芯片设计中已有的结构，例如可编程存储模块、扫描压缩逻辑模块、时钟控制逻辑等，在已有结构的基础上进行修改，灵活多变。

图2为本公开一些实施例提供的一种包括第一功能逻辑模块和第二功能逻辑模块的集成电路芯片的示意图。

如图2所示，集成电路芯片包括可编程存储模块100、时钟控制模块200、功能逻辑模块310(例如记为第一功能逻辑模块310)、扫描输出通道410(例如记为第一扫描输出通道410)、功能逻辑模块320(例如记为第二功能逻辑模块320)和扫描输出通道420(例如记为第二扫描输出通道420)。

时钟控制模块200包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端。多个时钟信号输出端包括第一时钟信号输出端Q1和第二时钟信号输出端P2。第一功能逻辑模块310与第一时钟信号输出端Q1信号连接且第一功能逻辑模块310与第一扫描输出通道410信号连接。可编程存储模块100与时钟控制模块200的使能控制端EN1信号连接，可编程存储模块100配置为存储第一功能逻辑模块310的有效性信息且根据有效性信息在工作模式时产生相应的使能控制信号(例如记为第一使能控制信号clk_en)。时钟控制模块200配置为根据第一使能控制信号clk_en在第一时钟信号输出端Q1输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块310能工作或不能工作。第二功能逻辑模块320与第二时钟信号输出端P2信号连接，第二功能逻辑模块320且与第二扫描输出通道420信号连接。

例如，在一些示例中，第一功能逻辑模块310是目标任务下允许失效的功能逻辑模块，第二功能逻辑模块320是该目标任务下不允许失效的功能逻辑模块。

例如，在一些示例中，该允许失效的功能逻辑模块是芯片中至少部分功能相同的多个功能逻辑模块中的一个或多个。例如，对于实际中存在生产缺陷的目标芯片，若在目标任务下出现问题的是一些允许失效的功能逻辑模块，那么相比于其他芯片中存在的都是完好的功能逻辑模块(即没有生产缺陷的芯片)，该目标芯片只是性能有所下降，但是该目标芯片依然可以继续使用，则芯片的良率有所提高，尤其适用于超大规模数字集成电路设计和测试。

例如，在一些示例中，功能逻辑模块a和功能逻辑模块b可负责某种运算，功能逻辑模块c和功能逻辑模块d可负责进行编码，在某个目标任务下，只需要功能逻辑模块c和功能逻辑模块d的其中之一至少是完好的，以及只需要功能逻辑模块a和功能逻辑模块b的其中之一至少是完好的，即允许失效的第一功能逻辑模块可以是芯片中至少部分功能相同的多个功能逻辑模块中的一个或多个。值得注意的是，功能逻辑模块a和功能逻辑模块b可以完全相同，也可以不完全相同，但是至少在负责上述运算的功能上是一致的，类似地，功能逻辑模块c和功能逻辑模块d可以完全相同，也可以不完全相同，但是至少在负责上述编码的功能上是一致的。由此，若因生产缺陷导致芯片中某个在特定场景下可允许失效的功能逻辑模块失效，可以通过将该失效模块的时钟关闭达到屏蔽该模块的目的。当然，目标任务可以根据实际需要自由调整，本公开对此不作限制。

例如，在一些示例中，不允许失效的功能逻辑模块(例如第二功能逻辑模块320)包括公共逻辑模块。例如，一个芯片除了64个处理器核之外，还包括一些公共的逻辑模块，用以控制和协调各个处理器核如何进行工作，这类公共控制的逻辑模块是不允许损坏失效。如果该类公共控制的逻辑模块由于生产缺陷而失效(比如某个公共的复位逻辑模块失效)，则整个芯片无法正常工作。当然，该不允许失效的功能逻辑模块还可包括其他类型的逻辑模块，具体需要根据芯片的应用场景来调整，本公开对此不作限制。

值得注意的是，本公开的功能逻辑模块并不仅限于上述的逻辑划分，还包括根据同样原理进行的逻辑划分，例如只要是根据目标任务划分成允许失效和不失效的功能逻辑模块的方式都属于本公开保护的范围。

例如，在一些示例中，功能逻辑模块c和功能逻辑模块d可实现同一种运算，若功能逻辑模块c和功能逻辑模块d都已失效，但是对于某一个目标任务而言，芯片此时不需要做解码。这意味着，尽管与该解码功能相关的所有的功能逻辑模块(例如功能逻辑模块c和功能逻辑模块d)都已失效但是也可以保留该芯片，不影响整个芯片的使用，只是该被保留下来的芯片的性能有所下降，芯片的良率也有所提高，还降低芯片测试和制造成本，并且本公开至少一实施例还可以根据ATE测试结果将芯片划分成不同性能的芯片，例如按照产品的高、中、低层级来对芯片进行不同等级的划分。

例如，在一些示例中，根据芯片中被屏蔽的失效功能逻辑模块的数目多少将芯片划分高、中、低级产品。比如，被屏蔽的失效功能逻辑模块越多，产品的性能越差，产品等级越低；反之，产品的性能越好。当然，此仅仅为示例性的，本公开对此不作限制。

例如，在一些示例中，第一扫描输出通道410可获取第一功能逻辑模块310的检测输出信号(例如记为第一检测输出信号)，用于基于该第一检测输出信号判断第一功能逻辑模块310的有效性信息，然后将第一功能逻辑模块310的有效性信息写入可编程存储模块100；第二扫描输出通道420可获取第二功能逻辑模块320的检测输出信号(例如记为第二检测输出信号)，用于基于第二检测输出信号判断该第二功能逻辑模块320的有效性信息，可以将第二功能逻辑模块320的有效性信息写入可编程存储模块100或者不写入可编程存储模块100。

例如，在一些示例中，当第二功能逻辑模块320的有效性信息表示功能有效时，时钟控制模块200还配置为工作模式时在时钟控制模块200的第二时钟信号输出端P2输出相应的输出时钟信号，以使得第二功能逻辑模块320能工作；当第二功能逻辑模块320的有效性信息表示功能无效时，此时将包括第二功能逻辑模块320的芯片筛除，即该第二功能逻辑模块320的有效性信息无需写入可编程存储模块100。

例如，在一些示例中，集成电路芯片还包括：与第一扫描输出通道410一一对应的扫描压缩逻辑模块510(例如记为第一扫描压缩逻辑模块510)以及与第二扫描输出通道420一一对应的扫描压缩逻辑模块520(例如记为第二扫描压缩逻辑模块520)，如图2所示，其中，第一功能逻辑模块310包括多个扫描链(例如记为第一扫描链，即每个第一功能逻辑模块310内部对应多个第一扫描链)，每个第一扫描链的输出端与第一扫描压缩逻辑模块510的输入端连接，第一扫描压缩逻辑模块510配置为对第一功能逻辑模块310的多个第一扫描链进行压缩，第一扫描压缩逻辑模块510的输出端与第一扫描输出通道410连接，也即被压缩的多个第一扫描链最终共享一个扫描输出通道。而且，每个第二功能逻辑模块320包括多个扫描链(例如记为第二扫描链，即每个第二功能逻辑模块320内部对应多个第二扫描链)，每个第二扫描链的输出端与第二扫描压缩逻辑模块520的输入端连接，第二扫描压缩逻辑模块520配置为对第二功能逻辑模块320的多个第二扫描链进行压缩，第二扫描压缩逻辑模块520的输出端与第二扫描输出通道410连接，也即被压缩的多个第二扫描链最终共享一个扫描输出通道。

例如，在一些示例中，第一扫描压缩逻辑模块510和/或第二扫描压缩逻辑模块520为嵌入式压缩逻辑模块EDT。当然，还可以采用其他类型的扫描压缩逻辑模块，本公开对此不作限制。

需要说明的是，本公开实施例的第一扫描输出通道410和/或第二扫描输出通道420的具体结构和功能等均可以参照上文的扫描输出通道400，为了全文的表述清楚与简洁，在此不做赘述。

例如，在图2示例中，时钟控制模块200包括时钟启闭单元212(例如记为第一时钟启闭单元212)和多路复用器211(例如记为第一多路复用器211)，并且时钟控制模块200还包括多路复用器221(例如记为第二多路复用器221)，其中，第一时钟启闭单元212和第一多路复用器211是与第一功能逻辑模块310对应的，第二多路复用器221是与第二功能逻辑模块320对应的。

例如，在图2示例中，第一时钟启闭单元212包括第一时钟信号输出端Q1和使能控制端(例如记为使能控制端EN1)，该第一时钟启闭单元212还包括第一时钟输入端CK1，第一多路复用器211主要是用于选择时钟。第一多路复用器211包括第一选择端(未图示)、第一扫描时钟信号输入端、第一功能时钟信号输入端和第一输出端P1。第一选择端配置为由相应的控制信号来切换扫描模式和工作模式，第一扫描时钟信号输入端配置为输入用于扫描模式的第一扫描时钟信号Scan_grp1_clk，第一功能时钟信号输入端配置为输入用于工作模式的第一功能时钟信号Func1_clk，第一功能时钟信号Func1_clk与第一功能逻辑模块310相对应，第一输出端P1配置为输出第一扫描时钟信号Scan_grp1_clk或第一功能时钟信号Func1_clk，第一时钟启闭单元212的第一时钟输入端CK1与第一多路复用器211的第一输出端P1信号连接。

例如，在图2示例中，第二多路复用器221主要是用于选择时钟，第二多路复用器221包括第二选择端(未图示)、第二扫描时钟信号输入端、第二功能时钟信号输入端和第二输出端P2。第二选择端配置为由相应的控制信号来切换扫描模式和工作模式，第二扫描时钟信号输入端配置为输入用于扫描模式的第二扫描时钟信号Common2_clk，第二功能时钟信号输入端配置为输入用于工作模式的第二功能时钟信号Func2_clk，第二功能时钟信号Func2_clk与第二功能逻辑模块320相对应，第二输出端P2配置为输出第二扫描时钟信号Common2_clk或第二功能时钟信号Func2_clk，第二输出端P2配置作为上述第二时钟信号输出端。

例如，在图2示例中，第一时钟启闭单元212包括时钟门控单元。需要说明的是，本公开实施例的时钟启闭单元并不限于该时钟门控单元，还可采用能够达到同样目的(也即控制时钟信号的关闭或开启)的结构和方式，在此不做赘述。

图3为本公开一些实施例提供的一种包括第一功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图。

如图3所示，集成电路芯片包括可编程存储模块100、时钟控制模块200、功能逻辑模块310(例如记为第一功能逻辑模块310)和扫描输出通道410(例如记为第一扫描输出通道410)，该集成电路芯片还包括功能逻辑模块330(例如记为第三功能逻辑模块330)和扫描输出通道430(例如记为第三扫描输出通道430)。

可编程存储模块100、时钟控制模块200、第一功能逻辑模块310和第一扫描输出通道410各自的结构和功能等方面以及它们相互之间的关联和作用等方面均可以参照上述图1和图2所示的示例，在此不做赘述。

另外，在图3示例中，第三功能逻辑模块330和第三扫描输出通道430各自的结构和功能等方面、它们相互之间的关联和作用等方面以及它们与时钟控制模块200和可编程存储模块100之间的关联和作用等方面均可以参照上文的第一功能逻辑模块310和第一扫描输出通道410，在此不做赘述。

例如，在图3示例中，时钟控制模块200的使能控制端EN1(例如与第三功能逻辑模块330对应的时钟启闭单元212的第一使能控制端EN1)和使能控制端EN3(例如与第三功能逻辑模块330对应的时钟启闭单元232的第二使能控制端EN3)均与可编程存储模块100信号连接，其中，可编程存储模块100根据存储的第一功能逻辑模块310的有效性信息在工作模式时产生第一使能控制信号。该可编程存储模块100还可根据存储的第三功能逻辑模块330的有效性信息且根据有效性信息在工作模式时产生第二使能控制信号。由此，时钟控制模块200根据第一使能控制信号在时钟控制模块200包括的第一时钟信号输出端Q1输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块310能工作或不能工作，以及根据第二使能控制信号在时钟控制模块200包括的第三时钟信号输出端Q3输出或不输出相应的输出时钟信号，以使得第三功能逻辑模块330能工作或不能工作。

例如，在一些示例中，集成电路芯片还包括：与第一扫描输出通道410一一对应的扫描压缩逻辑模块510(例如记为第一扫描压缩逻辑模块510)以及与第三扫描输出通道430一一对应的扫描压缩逻辑模块530(例如记为第三扫描压缩逻辑模块530)，如图3所示。需要说明的是，本公开实施例的第一扫描输出通道410和/或第三扫描输出通道430的具体结构和功能等均可以参照上文的扫描输出通道400或410等，为了全文的表述清楚与简洁，在此不做赘述。

需要说明的是，例如，在图3示例中，第三功能逻辑模块330和第一功能逻辑模块310可以都是芯片在目标任务下允许失效的功能逻辑模块，参照上文可知，第三功能逻辑模块330和第一功能逻辑模块310可以完全相同，也可以不完全相同，例如它们至少是在负责某一功能上一致的两种功能逻辑模块，本公开对此不作限制。

还需要说明的是，本公开不仅限于将芯片划分成包括允许失效的第一功能逻辑模块和第三功能逻辑模块，还可以是包括允许失效的更多个或更多类的功能逻辑模块(例如芯片包括的允许失效的第一功能逻辑模块的数目为一个或多个以及允许失效的第三功能逻辑模块的数目为一个或多个，或者，芯片除了包括如上文所述的允许失效的第一功能逻辑模块和第三功能逻辑模块，还包括一个或多个其他类型的允许失效的功能逻辑模块)，本公开对此不作限制，例如下文和附图5所示的功能逻辑模块340和350，当然，此仅仅为示例性的，本公开不做穷举和赘述。

还需要说明的是，图3示例的“第三功能逻辑模块”和“第一功能逻辑模块”旨在区分两个功能逻辑模块，而不是对两个功能逻辑模块的限制。

例如，在图3示例中，时钟控制模块200的第一时钟启闭单元212和第一多路复用器211是与第一功能逻辑模块310对应的，时钟控制模块200的第三时钟启闭单元232和第三多路复用器231是与第三功能逻辑模块330对应的，它们各自的结构和功能等方面可参照上述图1和图2所示的示例，在此不做赘述。例如，在图3示例中，功能逻辑模块310和功能逻辑模块330在扫描模式下分别由时钟信号Scan_grp1_clk和Scan_grp3_clk进行驱动，以完成扫描测试；功能逻辑模块310和功能逻辑模块330在工作模式下分别对应时钟信号Func1_clk和Func3_clk。关于图3示例的具体方案的其他内容可以参照上述图1和图2所示的示例，在此不做赘述。

图4为本公开一些实施例提供的一种包括第一功能逻辑模块、第二功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图。

如图4所示，集成电路芯片包括可编程存储模块100、时钟控制模块200、功能逻辑模块310(例如记为第一功能逻辑模块310)和扫描输出通道410(例如记为第一扫描输出通道410)，该集成电路芯片还包括功能逻辑模块320(例如记为第二功能逻辑模块320)和扫描输出通道420(例如记为第二扫描输出通道420)，该集成电路芯片又包括功能逻辑模块330(例如记为第三功能逻辑模块330)和扫描输出通道430(例如记为第三扫描输出通道430)，也即图4的示例是图2和图3相结合所形成的示例。

由此，在图4示例中，可编程存储模块100、时钟控制模块200、第一功能逻辑模块310和第一扫描输出通道410各自的结构和功能等方面以及它们相互之间的关联和作用等方面均可以参照上述图2和图3所示的示例，在此不做赘述。此外，在图4示例中，第二功能逻辑模块320和第二扫描输出通道420各自的结构和功能等方面、它们相互之间的关联和作用等方面以及它们与时钟控制模块200和可编程存储模块100之间的关联和作用等方面均可以参照图2所示的示例，在此不做赘述。并且，在图4示例中，第三功能逻辑模块330和第三扫描输出通道430各自的结构和功能等方面、它们相互之间的关联和作用等方面以及它们与时钟控制模块200和可编程存储模块100之间的的关联和作用等方面均可以参照图3所示的示例，在此不做赘述。

例如，在一些示例中，集成电路芯片还包括：与第一扫描输出通道410一一对应的扫描压缩逻辑模块510(例如记为第一扫描压缩逻辑模块510)、与第二扫描输出通道420一一对应的扫描压缩逻辑模块520(例如记为第二扫描压缩逻辑模块520)以及与第三扫描输出通道430一一对应的扫描压缩逻辑模块530(例如记为第三扫描压缩逻辑模块530)，如图4所示。

需要说明的是，本公开实施例的第一扫描输出通道410、第二扫描输出通道420和第三扫描输出通道430中的一个或多个的具体结构和功能等均可以参照上文的扫描输出通道，为了全文的表述清楚与简洁，在此不做赘述。

例如，在图4示例中，时钟控制模块200的第一时钟启闭单元212和第一多路复用器211是与第一功能逻辑模块310对应的，时钟控制模块200的第三时钟启闭单元232和第三多路复用器231是与第三功能逻辑模块330对应的，时钟控制模块200的第二多路复用器221是与第二功能逻辑模块320对应的，它们各自的结构和功能等方面可参照上述图1-图3所示的示例，在此不做赘述。例如，在图4示例中，功能逻辑模块310～功能逻辑模块330在扫描模式下分别由时钟信号Scan_grp1_clk、Common2_clk和Scan_grp3_clk进行驱动，以完成扫描测试，功能逻辑模块310～功能逻辑模块330在工作模式下分别对应时钟信号Func1_clk～Func3_clk。关于图4示例的具体方案的其他内容可以参照上述图1-图3所示的示例，在此不做赘述。

图5为本公开又一些实施例提供的一种包括第一功能逻辑模块、第二功能逻辑模块和第三功能逻辑模块的集成电路芯片的示意图。

如图5所示，集成电路芯片不仅包括可编程存储模块100、时钟控制模块200、功能逻辑模块310(例如记为第一功能逻辑模块310)和扫描输出通道410(例如记为第一扫描输出通道410)，还包括功能逻辑模块320(例如记为第二功能逻辑模块320)和扫描输出通道420(例如记为第二扫描输出通道420)，又包括功能逻辑模块330(例如记为第三功能逻辑模块330)和扫描输出通道430(例如记为第三扫描输出通道430)。另外，该集成电路芯片进一步包括功能逻辑模块340(例如记为第四功能逻辑模块340)与扫描输出通道440(例如记为第四扫描输出通道440)以及功能逻辑模块350(例如记为第五功能逻辑模块350)与扫描输出通道450(例如记为第五扫描输出通道450)。由此，每个功能逻辑模块分别对应各自的扫描输出通道，即功能逻辑模块310～功能逻辑模块350分别对应扫描输出通道410～扫描输出通道450。

需要说明的是，图5是图4的一种拓展方式，比如，图5所示的芯片与图4所示的芯片相比，图5所示的芯片包括更多个或更多类的允许失效的功能逻辑模块。当然图5仅仅为示例性的，并不为本公开的限制，本公开也不做穷举和赘述。图5所示的具体的技术方案可以参照上文关于图2、图3和图4的描述，在此不做赘述。

还需要说明的是，图5示例中的“第一功能逻辑模块”、“第三功能逻辑模块”、“第四功能逻辑模块”和“第五功能逻辑模块”旨在区分多个功能逻辑模块，而不是对这些功能逻辑模块的限制。

例如，在一些示例中，集成电路芯片还包括：与第一扫描输出通道410一一对应的扫描压缩逻辑模块510(例如记为第一扫描压缩逻辑模块510)、与第二扫描输出通道420一一对应的扫描压缩逻辑模块520(例如记为第二扫描压缩逻辑模块520)、与第三扫描输出通道430一一对应的扫描压缩逻辑模块530(例如记为第三扫描压缩逻辑模块530)、与第四扫描输出通道440一一对应的扫描压缩逻辑模块540(例如记为第四扫描压缩逻辑模块540)以及与第五扫描输出通道450一一对应的扫描压缩逻辑模块550(例如记为第五扫描压缩逻辑模块550)，如图5所示。

需要说明的是，本公开实施例的第一扫描输出通道410、第二扫描输出通道420、第三扫描输出通道430、第四扫描输出通道440和第五扫描输出通道450中的一个或多个的具体结构和功能等均可以参照上文的扫描输出通道，为了全文的表述清楚与简洁，在此不做赘述。

例如，在图5示例中，时钟控制模块200的第一时钟启闭单元212和第一多路复用器211是与第一功能逻辑模块310对应的，时钟控制模块200的第三时钟启闭单元232和第三多路复用器231是与第三功能逻辑模块330对应的，时钟控制模块200的第二多路复用器221是与第二功能逻辑模块320对应的，时钟控制模块200的第四时钟启闭单元242和第四多路复用器241是与第四功能逻辑模块340对应的，时钟控制模块200的第五时钟启闭单元252和第五多路复用器251是与第五功能逻辑模块350对应的，它们各自的结构和功能等方面可参照上述图1-图4所示的示例，在此不做赘述。例如，在图5示例中，功能逻辑模块310～功能逻辑模块350在扫描模式下分别由时钟信号Scan_grp1_clk、Common2_clk、Scan_grp3_clk、Scan_grp4_clk和Scan_grp5_clk进行驱动，以完成扫描测试，功能逻辑模块310～功能逻辑模块350在工作模式下分别对应时钟信号Func1_clk～Func5_clk。关于图5示例的具体方案的其他内容可以参照上述图1-图4所示的示例，在此不做赘述。

图6为本公开一些实施例提供的一种集成电路芯片中至少部分扫描输出通道进行共享的示意图。

例如，与图5示例不同的在于，图6示例中的集成电路包括的第一功能逻辑模块310、第二功能逻辑模块320、第三功能逻辑模块330、第四功能逻辑模块340和第五功能逻辑模块350不再是各自对应一个扫描输出通道，即第一功能逻辑模块310、第二功能逻辑模块320、第三功能逻辑模块330、第四功能逻辑模块340和第五功能逻辑模块350中的至少两个在共享同一个扫描输出通道。例如，若扫描输出通道的数目较少而导致功能逻辑模块与扫描输出通道无法一一对应，此时集成电路中允许失效的各个或各类的功能逻辑模块之间共享扫描输出通道，或者，集成电路中允许失效的至少一个或至少一类的功能逻辑模块与不允许失效的至少一个或至少一类的功能逻辑模块之间共享扫描输出通道。当然，此仅仅为示例性的，并不为本公开的限制，具体可以根据实际需求进行灵活地设置。

例如，在图6示例中，集成电路芯片包括的第一功能逻辑模块310、第三功能逻辑模块330、第四功能逻辑模块340、第五功能逻辑模块350中的至少一个与第二功能逻辑模块320共享同一个扫描输出通道。比如，集成电路芯片的第一功能逻辑模块310与时钟控制模块200的第一时钟信号输出端信号连接，第一功能逻辑模块310与第一扫描输出通道410信号连接，并且，集成电路芯片的第二功能逻辑模块320与时钟控制模块200的第二时钟信号输出端信号连接，第二功能逻辑模块320也与第一扫描输出通道410信号连接，如图6所示，即第二功能逻辑模块320和第一功能逻辑模块310共享同一个扫描输出通道(例如记为扫描输出通道410)，也表示时钟信号Scan_grp1_clk和Common2_clk分别驱动的功能逻辑模块被压缩到同一条扫描输出通道410上。为了表述方便，将此记为第一类共享扫描输出通道的情况，简称情况一。

值得注意的是，对于情况一，由于被Common2_clk驱动的该第二功能逻辑模块320是不允许失效的功能逻辑模块，则当Scan_grp1_clk对应的第一功能逻辑模块310失效时，自动化测试设备观测时无法判定到底是第一功能逻辑模块310失效还是第二功能逻辑模块320失效，因此即便是因第一功能逻辑模块310失效导致扫描输出通道410输出的有效性信息表示失效，这种情况下的芯片还是无法使用而被筛除。

例如，在图6示例中，对于情况一，扫描输出通道410还获取第二功能逻辑模块320的检测输出信号(例如记为第二检测输出信号)，用于基于第二检测输出信号判断第二功能逻辑模块320的有效性信息，其中，由于第二功能逻辑模块320和第一功能逻辑模块310共享同一个扫描输出通道，则该第二检测输出信号与第一功能逻辑模块310的第一检测输出信号一致，并且第二功能逻辑模块320的有效性信息与第一功能逻辑模块310的有效性信息一致。当第二功能逻辑模块320的有效性信息表示功能有效，时钟控制模块200还配置为工作模式时在时钟控制模块200的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块320能工作，以及，时钟控制模块200又配置为根据第一使能控制信号在时钟控制模块200的第一时钟信号输出端输出相应的输出时钟信号，以使得第一功能逻辑模块310能工作。值得注意的是，当第二功能逻辑模块320的有效性信息表示功能无效，也即扫描输出通道410输出的有效性信息表示功能无效，此时芯片无法使用只能被筛除，扫描输出通道410输出的有效性信息也无需写入可编程存储模块100。

又例如，在图6示例中，集成电路芯片包括的第一功能逻辑模块310、第三功能逻辑模块330、第四功能逻辑模块340、第五功能逻辑模块350中的任意两个及以上共享同一个扫描输出通道。比如，集成电路芯片的第三功能逻辑模块330与时钟控制模块200的第三时钟信号输出端信号连接，第三功能逻辑模块330与第三扫描输出通道430信号连接，并且，集成电路芯片的第四功能逻辑模块340与时钟控制模块200的第四时钟信号输出端信号连接，第四功能逻辑模块340与第三扫描输出通道430信号连接，如图6所示，即第三功能逻辑模块330和第四功能逻辑模块340共享同一个扫描输出通道(例如记为扫描输出通道430)，也表示时钟信号Scan_grp3_clk和Scan_grp4_clk分别驱动的功能逻辑模块被压缩到同一条扫描输出通道430上。为了表述方便，将此记为第二类共享扫描输出通道的情况，简称情况二。

值得注意的是，对于情况二，例如，若此时只有被Scan_grp3_clk驱动的第三功能逻辑模块330失效，自动化测试设备观测时无法判定到底是第三功能逻辑模块330失效还是第四功能逻辑模块340失效，因此需要将第四功能逻辑模块330和第四功能逻辑模块340都屏蔽，即需要在工作模式时控制第三功能逻辑模块330和第四功能逻辑模块340的时钟关闭。

例如，在图6示例中，对于情况二，扫描输出通道430不仅获取第三功能逻辑模块330的检测输出信号(例如记为第三检测输出信号)，用于基于第三检测输出信号判断第三功能逻辑模块330的有效性信息，扫描输出通道430还获取第四功能逻辑模块340的检测输出信号(例如记为第四检测输出信号)，用于基于第四检测输出信号判断第四功能逻辑模块340的有效性信息。对于情况二，由于第三功能逻辑模块330和第四功能逻辑模块340共享同一个扫描输出通道，则该第三检测输出信号与第四检测输出信号一致，并且第三功能逻辑模块330的有效性信息与第四功能逻辑模块340的有效性信息一致。无论当第三功能逻辑模块330或第四功能逻辑模块340的有效性信息表示功能有效还是无效(也即扫描输出通道430输出的有效性信息表示功能有效或无效)，扫描输出通道430输出的有效性信息需要写入可编程存储模块100，并且，根据写入到可编程存储模块100的第三功能逻辑模块330或第四功能逻辑模块340的有效性信息，以使得可编程存储模块100在工作模式时产生对应的使能控制信号且将该使能控制信号提供至时钟控制模块200的使能控制端，时钟控制模块200配置为根据该使能控制信号在时钟控制模块200对应的时钟信号输出端输出或不输出相应的输出时钟信号，以使得第三或第四功能逻辑模块能工作或不能工作。

由此可知，本公开一些实施例将芯片划分成若干个功能逻辑模块，不同的功能逻辑模块可以分别对应不同的扫描输出通道，也可以相互之间进行扫描输出通道的分享，例如包括但不限于两个功能逻辑模块共享一个扫描输出通道，本公开对此不作限制。另外，在本公开实施例中，实现多个功能逻辑模块共享扫描输出通道的具体设计需要权衡良率和产品性能进行灵活地调整，本公开在此不做赘述。

值得注意的是，本公开至少一实施例中有关多个功能逻辑模块共享扫描输出通道的技术方案是基于图5所示的示例展开描述，但是此仅仅为示例性的，并不为本公开的限制，例如，本公开关于实现多个功能逻辑模块共享扫描输出通道的技术方案还可基于图2或图3或图4的示例，本公开对此不作限制，也不再赘述。

需要说明的是，本公开的实施例对多个功能逻辑模块的数量不作限制，例如还可以类似于上述的第一功能逻辑模块、第三功能逻辑模块、第四功能逻辑模块、第五功能逻辑模块的其他功能逻辑模块，这里不赘述。在一些示例中，为了本文描述清楚、简洁，与上述第一功能逻辑模块类似的第三功能逻辑模块、第三功能逻辑模块、第四功能逻辑模块、第五功能逻辑模块可以归纳为第K功能逻辑模块且该K为大于2的整数，以及将对应地的时钟信号输出端、扫描输出通道、扫描压缩逻辑模块、时钟启闭单元、多路复用器、时钟输入端、选择端、扫描时钟信号输入端、功能时钟信号输入端等分别记为第K时钟信号输出端、第K扫描输出通道、第K扫描压缩逻辑模块、第K时钟启闭单元、第K多路复用器、第K时钟输入端、第K选择端、第K扫描时钟信号输入端、第K功能时钟信号输入端等，详细方案这里不做赘述。

还需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出集成电路芯片的全部组成单元。为实现集成电路芯片的必要功能，本领域技术人员可以根据具体需要提供、设置其他未示出的组成单元，本公开的实施例对此不作限制。

图7为本公开一些实施例提供的一种集成电路芯片配置方法的流程图。

例如，如图7所示，集成电路芯片配置方法包括步骤S1～步骤S3。

步骤S1、在第一扫描输出通道获取第一功能逻辑模块的第一检测输出信号，用于基于第一检测输出信号判断第一功能逻辑模块的有效性信息。

例如，对于步骤S1，通过自动化测试设备(ATE)观测对应的扫描输出通道(例如第一扫描输出通道)输出的检测波形，用以判断对应的功能逻辑模块(例如第一功能逻辑模块)的有效性信息。例如，在经过步骤S1之后，观测并统计第一功能逻辑模块的有效性信息。

步骤S2、将第一功能逻辑模块的有效性信息写入可编程存储模块，以使得可编程存储模块根据有效性信息在工作模式时产生第一使能控制信号且将第一使能控制信号提供至时钟控制模块的使能控制端。

例如，对于步骤S2，将第一功能逻辑模块的有效性信息写入一次性可写入的存储器(例如一次性可编程存储模块OTP或EFUSE)或反复可写入的存储器(FLASH)。

步骤S3、时钟控制模块根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。

例如，对于步骤S3，在出厂测试后将对应的有效性信息烧写到例如一次性可编程存储模块中，在下次芯片上电并处于工作模式时，并从一次性可编程存储模块将使能控制信号读出来，并在第一功能逻辑模块的有效性信息表示失效的时候作用到例如时钟门控单元上就可以关闭已失效的第一功能逻辑模块的时钟信号，用以屏蔽盖失效的第一功能逻辑模块，或者，在第一功能逻辑模块的有效性信息表示功能有效的时候作用到例如时钟门控单元上就可以控制该未失效的第一功能逻辑模块的时钟信号开启，以使得该第一功能逻辑模块能工作。

例如，在一些示例中，集成电路芯片配置方法还包括：在第二扫描输出通道获取第二功能逻辑模块的第二检测输出信号，用于基于第二检测输出信号判断第二功能逻辑模块的有效性信息；响应于第二功能逻辑模块的有效性信息表示功能有效，时钟控制模块还配置为工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作，以及，响应于第二功能逻辑模块的有效性信息表示功能无效，将包括第二功能逻辑模块的集成电路芯片配置为待筛除。

例如，在一些示例中，集成电路芯片配置方法还包括：在第K扫描输出通道获取第K功能逻辑模块的第K检测输出信号，用于基于第K检测输出信号判断第K功能逻辑模块的有效性信息；将第K功能逻辑模块的有效性信息写入可编程存储模块，以使得可编程存储模块根据有效性信息在工作模式时产生第K-1使能控制信号且将第K-1使能控制信号提供至时钟控制模块的使能控制端；时钟控制模块配置为根据第K-1使能控制信号在时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作，K为大于2的整数。

例如，在一些示例中，集成电路芯片配置方法还包括：在第一扫描输出通道获取第二功能逻辑模块的第二检测输出信号，用于基于第二检测输出信号判断第二功能逻辑模块的有效性信息，其中，第二检测输出信号与第一检测输出信号一致，第二功能逻辑模块的有效性信息与第一功能逻辑模块的有效性信息一致；响应于第二功能逻辑模块的有效性信息表示功能有效，时钟控制模块还配置为工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作，以及，时钟控制模块又配置为根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得第一功能逻辑模块能工作。

例如，在一些示例中，集成电路芯片配置方法还包括：在第一扫描输出通道获取第K功能逻辑模块的第K检测输出信号，用于基于第K检测输出信号判断第K功能逻辑模块的有效性信息，其中，第K检测输出信号与第一检测输出信号一致，第K功能逻辑模块的有效性信息与第一功能逻辑模块的有效性信息一致；根据写入可编程存储模块的第一功能逻辑模块的有效性信息，以使得可编程存储模块在工作模式时产生第K-1使能控制信号且将第K-1使能控制信号提供至时钟控制模块的使能控制端；时钟控制模块配置为根据第K-1使能控制信号在时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作。

例如，在一些示例中，集成电路芯片配置方法还包括：通过与第一扫描输出通道一一对应的第一扫描压缩逻辑模块，对第一功能逻辑模块包括的多个第一扫描链进行压缩，以使得被压缩的多个第一扫描链共享一个第一扫描输出通道，其中，每个第一扫描链的输出端与第一扫描压缩逻辑模块的输入端连接，第一扫描压缩逻辑模块的输出端与第一扫描输出通道连接。

例如，在一些示例中，集成电路芯片配置方法还包括：通过与第二扫描输出通道一一对应的第二扫描压缩逻辑模块，对第二功能逻辑模块包括的多个第二扫描链进行压缩，以使得被压缩的多个第二扫描链共享一个第二扫描输出通道，其中，每个第二扫描链的输出端与第二扫描压缩逻辑模块的输入端连接，第二扫描压缩逻辑模块的输出端与第二扫描输出通道连接。

例如，在一些示例中，集成电路芯片配置方法还包括：通过与第K扫描输出通道一一对应的第K扫描压缩逻辑模块，对第K功能逻辑模块包括的多个第K扫描链进行压缩，以使得被压缩的多个第K扫描链共享一个第K扫描输出通道，其中，每个第K扫描链的输出端与第K扫描压缩逻辑模块的输入端连接，第K扫描压缩逻辑模块的输出端与第K扫描输出通道连接。

例如，在一些示例中，在步骤S3中，时钟控制模块配置为根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作，包括：

通过时钟控制模块包括的第一时钟启闭单元的使能控制端获取第一使能控制信号；通过第一时钟启闭单元的第一时钟输入端获取在工作模式时时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，第一多路复用器还包括：配置为切换扫描模式和工作模式的第一选择端、配置为输入用于扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于工作模式的第一功能时钟信号的第一功能时钟信号输入端，第一多路复用器的第一输出端在扫描模式时输出第一扫描时钟信号；根据第一使能控制信号和第一功能时钟信号在第一时钟启闭单元的第一时钟信号输出端输出或不输出第一功能时钟信号，以使得第一功能逻辑模块能工作或不能工作。

例如，在一些示例中，在步骤S3中，时钟控制模块配置为根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作，包括：

通过时钟控制模块包括的第一时钟启闭单元的使能控制端获取第一使能控制信号，通过第一时钟启闭单元的第一时钟输入端获取在工作模式时时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，第一多路复用器还包括：配置为切换扫描模式和工作模式的第一选择端、配置为输入用于扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于工作模式的第一功能时钟信号的第一功能时钟信号输入端，第一多路复用器的第一输出端在扫描模式时输出第一扫描时钟信号；根据第一使能控制信号和第一功能时钟信号在第一时钟启闭单元的第一时钟信号输出端输出或不输出第一功能时钟信号，以使得第一功能逻辑模块能工作或不能工作；时钟控制模块还配置为工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作，包括：通过时钟控制模块包括的第二多路复用器的第二功能时钟信号输入端输入用于工作模式的第二功能时钟信号，在工作模式时在时钟控制模块包括的第二多路复用器的第二输出端输出第二功能时钟信号，以使得第二功能逻辑模块能工作；其中，第二多路复用器还包括：配置为切换扫描模式和工作模式的第二选择端以及配置为输入用于扫描模式的第二扫描时钟信号的第二扫描时钟信号输入端，第二多路复用器的第二输出端配置为输出第二扫描时钟信号或第二功能时钟信号，第二多路复用器的第二输出端配置作为第二时钟信号输出端。

例如，在一些示例中，在步骤S3中，时钟控制模块配置为根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作，包括：通过时钟控制模块包括的第一时钟启闭单元的使能控制端获取第一使能控制信号；通过第一时钟启闭单元的第一时钟输入端获取在工作模式时时钟控制模块包括的第一多路复用器的第一输出端输出的第一功能时钟信号，其中，第一多路复用器还包括：配置为切换扫描模式和工作模式的第一选择端、配置为输入用于扫描模式的第一扫描时钟信号的第一扫描时钟信号输入端以及配置为输入用于工作模式的第一功能时钟信号的第一功能时钟信号输入端，第一多路复用器的第一输出端在扫描模式时输出第一扫描时钟信号；根据第一使能控制信号和第一功能时钟信号在第一时钟启闭单元的第一时钟信号输出端输出或不输出第一功能时钟信号，以使得第一功能逻辑模块能工作或不能工作；

时钟控制模块配置为根据第K-1使能控制信号在时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作，包括：通过时钟控制模块包括的第K时钟启闭单元的使能控制端获取第K-1使能控制信号；通过第K时钟启闭单元的第K时钟输入端获取在工作模式时时钟控制模块包括的第K多路复用器的第K输出端输出的第K功能时钟信号，其中，第K多路复用器还包括：配置为切换扫描模式和工作模式的第K选择端、配置为输入用于扫描模式的第K扫描时钟信号的第K扫描时钟信号输入端以及配置为输入用于工作模式的第K功能时钟信号的第K功能时钟信号输入端，第K多路复用器的第K输出端在扫描模式时输出第K扫描时钟信号；根据第K-1使能控制信号和第K功能时钟信号在第K时钟启闭单元的第K时钟信号输出端输出或不输出第K功能时钟信号，以使得第K功能逻辑模块能工作或不能工作。

需要注意的是，在本公开的实施例中，该配置方法可以包括更多或更少的步骤，并且各个步骤之间的顺序关系不受限制，可以根据实际需求而定。该配置方法基于上述任一实施例的集成电路芯片实现，关于配置方法涉及的有关集成电路芯片的方案内容可以参照上文相关实施例，这里不做赘述。同样地，关于不同实施例中的配置方法的技术效果可以参考本公开的实施例中提供的集成电路芯片的技术效果，这里不再赘述。

图8为本公开一些实施例提供的一种测试方法的流程图。

例如，如图8所示，测试方法包括步骤T1～步骤T4。

步骤T1、提供待测的多个集成电路芯片，其中，集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道。

步骤T2、利用第一扫描输出通道获取第一功能逻辑模块的第一检测输出信号，并基于第一检测输出信号判断第一功能逻辑模块的有效性信息。

步骤T3、响应于第一功能逻辑模块的有效性信息表示功能有效，或者响应于第一功能逻辑模块的有效性信息表示功能无效且判断出包括第一功能逻辑模块的集成电路芯片在目标任务下能工作，不筛除集成电路芯片并将第一功能逻辑模块的有效性信息写入可编程存储模块，使得可编程存储模块根据有效性信息在工作模式时产生第一使能控制信号且将第一使能控制信号提供至时钟控制模块的使能控制端。

步骤T4、时钟控制模块根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。

图9为本公开又一些实施例提供的一种测试方法的流程图。

例如，在一些示例中，如图9所示，测试方法包括步骤T101～步骤T601。

步骤T101、提供待测的多个集成电路芯片，其中，集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道。

步骤T201、利用第一扫描输出通道获取第一功能逻辑模块的第一检测输出信号，并基于第一检测输出信号判断第一功能逻辑模块的有效性信息。

步骤T301、判断第一功能逻辑模块的有效性信息是否有效并判断该集成电路芯片在目标任务下是否能工作。

步骤T401、若第一功能逻辑模块的有效性信息为功能无效且判断出该集成电路芯片在目标任务下能工作(例如对应图9所示的fail)，或者，第一功能逻辑模块的有效性信息为功能有效以使得该集成电路芯片在目标任务下能工作(例如对应图9所示的pass)，即不筛除当前的集成电路芯片，则将第一功能逻辑模块的有效性信息写入可编程存储模块，使得可编程存储模块根据有效性信息在工作模式时产生第一使能控制信号且将第一使能控制信号提供至时钟控制模块的使能控制端，并进入步骤T501。

步骤T402、若第一功能逻辑模块的有效性信息为功能无效且判断出该集成电路芯片在目标任务下不能工作(例如对应图9所示的fail’)，即筛除当前的集成电路芯片。

步骤T501：将集成电路芯片上电，以使其处于工作模式。

步骤T601、时钟控制模块根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出(即对应pass)或不输出(即对应fail)相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。

需要说明的是，这里只提及到根据第一功能模块的有效性信息来判断集成电路芯片保留或筛除，而针对其他功能模块的有效性信息影响集成电路芯片的保留或筛除的相关内容，这里未明确所指，详细内容可以参照下文相关内容或参照本文多个实施例的组合等，在此不做赘述。

需要说明的是，对于步骤T301，若判断第一功能逻辑模块的有效性信息为无效且判断出该集成电路芯片在目标任务下不能工作(例如集成电路芯片的目标任务中由对应第一功能逻辑模块实现的功能不可以完成时)，则当前的集成电路芯片要被筛除，此时第一功能逻辑模块的有效性信息也不需要存入可编程存储模块。例如，如上文所述，当第二功能模块的有效性信息为无效，则当前的集成电路芯片要被筛除，即该第二功能模块的有效性信息无需存入可编程存储模块。还需要说明的是，本公开任一实施例所述的测试方法的含义不能仅限于其字面意义，应该以其详细方案为主，例如图9所示的测试方法既包括了集成电路芯片上电之前的筛选、测验，也包括了集成电路上电之后的工作过程，但是这不影响本领域技术人员对本公开的理解。

例如，在一些示例中，测试方法还包括：利用第二扫描输出通道获取第二功能逻辑模块的第二检测输出信号，并基于第二检测输出信号判断第二功能逻辑模块的有效性信息；响应于第二功能逻辑模块的有效性信息表示功能有效，不筛除集成电路芯片，且时钟控制模块在工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作；响应于第二功能逻辑模块的有效性信息表示功能无效，将包括第二功能逻辑模块的集成电路芯片筛除。

例如，在一些示例中，测试方法还包括：利用第K扫描输出通道获取第K功能逻辑模块的第K检测输出信号，并基于第K检测输出信号判断第K功能逻辑模块的有效性信息；响应于第K功能逻辑模块的有效性信息表示功能有效，或者响应于第K功能逻辑模块的有效性信息表示功能无效且判断出包括第K功能逻辑模块的集成电路芯片在目标任务下能工作，不筛除集成电路芯片，并将第K功能逻辑模块的有效性信息写入可编程存储模块，以使得可编程存储模块根据有效性信息在工作模式时产生第K-1使能控制信号且将第K-1使能控制信号提供至时钟控制模块的使能控制端；时钟控制模块根据第K-1使能控制信号在时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作，K为大于2的整数。

例如，在一些示例中，测试方法还包括：利用第一扫描输出通道获取第二功能逻辑模块的第二检测输出信号，并基于第二检测输出信号判断第二功能逻辑模块的有效性信息，其中，第二检测输出信号与第一检测输出信号一致，第二功能逻辑模块的有效性信息与第一功能逻辑模块的有效性信息一致；响应于第二功能逻辑模块的有效性信息表示功能有效，不筛除集成电路芯片，且时钟控制模块在工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作，以及，时钟控制模块又根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得第一功能逻辑模块能工作，以及，响应于第二功能逻辑模块的有效性信息表示功能无效，将包括第二功能逻辑模块和第一功能逻辑模块的集成电路芯片筛除。

例如，在一些示例中，测试方法还包括：利用第一扫描输出通道获取第K功能逻辑模块的第K检测输出信号，并基于第K检测输出信号判断第K功能逻辑模块的有效性信息，其中，第K检测输出信号与第一检测输出信号一致，第K功能逻辑模块的有效性信息与第一功能逻辑模块的有效性信息一致；响应于第一功能逻辑模块的有效性信息表示功能有效，或者响应于第一功能逻辑模块的有效性信息表示功能无效且判断出包括第K功能逻辑模块的集成电路芯片在目标任务下能工作，不筛除集成电路芯片，并根据写入可编程存储模块的第一功能逻辑模块的有效性信息，以使得可编程存储模块在工作模式时产生第K-1使能控制信号且将第K-1使能控制信号提供至时钟控制模块的使能控制端，时钟控制模块根据第K-1使能控制信号在时钟控制模块的第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作。

需要注意的是，在本公开的实施例中，该测试方法可以包括更多或更少的步骤，并且各个步骤之间的顺序关系不受限制，可以根据实际需求而定。关于测试方法涉及的相关内容可以参照上文相关实施例，这里不做赘述。同样地，关于不同实施例中的测试方法的技术效果可以参考本公开的实施例中提供的集成电路芯片的技术效果，这里不再赘述。

本公开至少一实施例还提供了一种测试系统，包括上述任一实施例的集成电路芯片，例如集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道。时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，多个时钟信号输出端包括第一时钟信号输出端，第一功能逻辑模块与第一时钟信号输出端信号连接，且与第一扫描输出通道信号连接。可编程存储模块与时钟控制模块的使能控制端信号连接，可编程存储模块配置为：在第一功能逻辑模块的有效性信息表示功能有效以不筛除集成电路芯片时，或者在第一功能逻辑模块的有效性信息表示功能无效、包括第一功能逻辑模块的集成电路芯片在目标任务下能工作且不筛除集成电路芯片时，存储第一功能逻辑模块的有效性信息且根据有效性信息在工作模式时产生第一使能控制信号，时钟控制模块配置为根据第一使能控制信号在第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得第一功能逻辑模块能工作或不能工作。

例如，在一些示例中，测试系统包括的集成电路芯片还包括第二功能逻辑模块和第二扫描输出通道。多个时钟信号输出端还包括第二时钟信号输出端，第二功能逻辑模块与第二时钟信号输出端信号连接，且与第二扫描输出通道信号连接。时钟控制模块配置为在第二功能逻辑模块的有效性信息表示功能有效且不筛除集成电路芯片时，在工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作。

例如，在一些示例中，测试系统包括的集成电路芯片还包括第K功能逻辑模块和第K扫描输出通道，多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数。第K功能逻辑模块与第K时钟信号输出端信号连接，且与第K扫描输出通道信号连接。可编程存储模块还配置为：在第K功能逻辑模块的有效性信息表示功能有效以不筛除集成电路芯片时，或者在第K功能逻辑模块的有效性信息表示功能无效、包括第K功能逻辑模块的集成电路芯片在目标任务下能工作且不筛除集成电路芯片时，存储第K功能逻辑模块的有效性信息且根据有效性信息在工作模式时产生第K-1使能控制信号。时钟控制模块还配置为根据第K-1使能控制信号在第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作。

例如，在一些示例中，测试系统包括的集成电路芯片还包括第二功能逻辑模块。多个时钟信号输出端还包括第二时钟信号输出端，第二功能逻辑模块与第二时钟信号输出端信号连接，且与第一扫描输出通道信号连接。时钟控制模块配置为在第二功能逻辑模块的有效性信息表示功能有效且不筛除集成电路芯片时，在工作模式时在时钟控制模块的第二时钟信号输出端输出相应的输出时钟信号，以使得第二功能逻辑模块能工作，以及，时钟控制模块还配置为根据第一使能控制信号在时钟控制模块的第一时钟信号输出端输出相应的输出时钟信号，以使得第一功能逻辑模块能工作。

例如，在一些示例中，测试系统包括的集成电路芯片还包括第K功能逻辑模块，K为大于2的整数。多个时钟信号输出端还包括第K时钟信号输出端，第K功能逻辑模块与第K时钟信号输出端信号连接，且与第一扫描输出通道信号连接。可编程存储模块还配置为：在第一功能逻辑模块的有效性信息表示功能有效以不筛除集成电路芯片时，或者在第一功能逻辑模块的有效性信息表示功能无效、包括第K功能逻辑模块的集成电路芯片在目标任务下能工作且不筛除集成电路芯片时，存储第K功能逻辑模块的有效性信息且根据有效性信息在工作模式时产生第K-1使能控制信号。时钟控制模块还配置为根据第K-1使能控制信号在第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得第K功能逻辑模块能工作或不能工作。

需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出测试系统的全部示例，对于测试系统的具体技术方案可以参照本公开上文实施例中有关集成电路芯片的技术方案，这里不再赘述。同样地，关于不同实施例中的测试系统的技术效果可以参考本公开的实施例中提供的集成电路芯片的技术效果，这里不再赘述。

有以下几点需要说明：

(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。

(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种集成电路芯片，包括：可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，

其中，所述时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，所述多个时钟信号输出端包括第一时钟信号输出端，

所述第一功能逻辑模块与所述第一时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，

所述可编程存储模块与所述时钟控制模块的使能控制端信号连接，所述可编程存储模块配置为存储所述第一功能逻辑模块的有效性信息且根据所述有效性信息在工作模式时产生第一使能控制信号，

所述时钟控制模块配置为根据所述第一使能控制信号在所述第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

2.如权利要求1所述的集成电路芯片，还包括：第二功能逻辑模块和第二扫描输出通道，

其中，所述多个时钟信号输出端还包括第二时钟信号输出端，

所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第二扫描输出通道信号连接。

3.如权利要求1所述的集成电路芯片，还包括：第K功能逻辑模块和第K扫描输出通道，

其中，所述多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数，

所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第K扫描输出通道信号连接，

所述可编程存储模块还配置为存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，

所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

4.如权利要求1所述的集成电路芯片，还包括：第二功能逻辑模块，

其中，所述多个时钟信号输出端还包括第二时钟信号输出端，

所述第二功能逻辑模块与所述第二时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接。

5.如权利要求1所述的集成电路芯片，还包括：第K功能逻辑模块，

其中，所述多个时钟信号输出端还包括第K时钟信号输出端，K为大于2的整数，

所述第K功能逻辑模块与所述第K时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，

所述可编程存储模块还配置为存储所述第K功能逻辑模块的有效性信息且根据所述有效性信息在所述工作模式时产生第K-1使能控制信号，

所述时钟控制模块还配置为根据所述第K-1使能控制信号在所述第K时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第K功能逻辑模块能工作或不能工作。

6.如权利要求1或4或5所述的集成电路芯片，还包括：第一扫描压缩逻辑模块，所述第一扫描压缩逻辑模块与所述第一扫描输出通道一一对应，

其中，所述第一功能逻辑模块包括多个第一扫描链，每个所述第一扫描链的输出端与所述第一扫描压缩逻辑模块的输入端连接，所述第一扫描压缩逻辑模块配置为对所述第一功能逻辑模块的多个第一扫描链进行压缩，以使得被压缩的所述多个第一扫描链共享一个所述第一扫描输出通道，

所述第一扫描压缩逻辑模块的输出端与所述第一扫描输出通道连接。

7.如权利要求2所述的集成电路芯片，还包括：第二扫描压缩逻辑模块，所述第二扫描压缩逻辑模块与所述第二扫描输出通道一一对应，

其中，所述第二功能逻辑模块包括多个第二扫描链，每个所述第二扫描链的输出端与所述第二扫描压缩逻辑模块的输入端连接，所述第二扫描压缩逻辑模块配置为对所述第二功能逻辑模块的多个第二扫描链进行压缩，以使得被压缩的所述多个第二扫描链共享一个所述第二扫描输出通道，

所述第二扫描压缩逻辑模块的输出端与所述第二扫描输出通道连接。

8.一种集成电路芯片配置方法，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，所述方法包括：

在所述第一扫描输出通道获取所述第一功能逻辑模块的第一检测输出信号，用于基于所述第一检测输出信号判断所述第一功能逻辑模块的有效性信息，

将所述第一功能逻辑模块的有效性信息写入所述可编程存储模块，以使得所述可编程存储模块根据所述有效性信息在工作模式时产生第一使能控制信号且将所述第一使能控制信号提供至所述时钟控制模块的使能控制端，

所述时钟控制模块配置为根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

9.一种测试方法，所述测试方法包括：

提供待测的多个集成电路芯片，其中，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，

利用所述第一扫描输出通道获取所述第一功能逻辑模块的第一检测输出信号，并基于所述第一检测输出信号判断所述第一功能逻辑模块的有效性信息，

响应于所述第一功能逻辑模块的有效性信息表示功能有效，或者响应于所述第一功能逻辑模块的有效性信息表示功能无效且判断出包括所述第一功能逻辑模块的所述集成电路芯片在目标任务下能工作，不筛除所述集成电路芯片并将所述第一功能逻辑模块的有效性信息写入所述可编程存储模块，使得所述可编程存储模块根据所述有效性信息在工作模式时产生第一使能控制信号且将所述第一使能控制信号提供至所述时钟控制模块的使能控制端，

所述时钟控制模块根据所述第一使能控制信号在所述时钟控制模块的第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

10.一种测试系统，包括集成电路芯片，所述集成电路芯片包括可编程存储模块、时钟控制模块、第一功能逻辑模块、第一扫描输出通道，

其中，所述时钟控制模块包括用于分别输出多个输出时钟信号的多个时钟信号输出端、使能控制端，所述多个时钟信号输出端包括第一时钟信号输出端，

所述第一功能逻辑模块与所述第一时钟信号输出端信号连接，且与所述第一扫描输出通道信号连接，

所述可编程存储模块与所述时钟控制模块的使能控制端信号连接，

所述可编程存储模块配置为：在所述第一功能逻辑模块的有效性信息表示功能有效以不筛除所述集成电路芯片时，或者在所述第一功能逻辑模块的有效性信息表示功能无效、包括所述第一功能逻辑模块的所述集成电路芯片在目标任务下能工作且不筛除所述集成电路芯片时，存储所述第一功能逻辑模块的有效性信息且根据所述有效性信息在工作模式时产生第一使能控制信号，

所述时钟控制模块配置为根据所述第一使能控制信号在所述第一时钟信号输出端输出或不输出相应的输出时钟信号，以使得所述第一功能逻辑模块能工作或不能工作。

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