CN1507026A

CN1507026A - 观测可编程数字集成电路芯片内部所有信号的方法和系统

Info

Publication number: CN1507026A
Application number: CNA021539820A
Authority: CN
Inventors: 刘建光
Original assignee: Individual
Current assignee: Individual
Priority date: 2002-12-09
Filing date: 2002-12-09
Publication date: 2004-06-23
Anticipated expiration: 2022-12-09
Also published as: CN100350582C

Abstract

本发明能够实时、在线观测到可编程数字集成电路芯片内部所有的信号的波形，包括各种类型的片内存储器。观测点可以是被测系统开始工作后的任意时刻。采集信号波形的长度不受可编程数字集成电路芯片内部资源的限制。将数字集成电路的设计写入到两片相同的可编程数字集成电路芯片。这两个芯片的工作过程完全相同，但前后相差N个时钟节拍，并可以停止在任意时刻。芯片内部的寄存器和各种存储器在停止时刻的状态可以被读出，再结合从芯片管脚上采集的信号，就可以由此推算出来芯片内部的组合电路信号的状态。将这些数据加工处理，就可以得到芯片内所有信号的波形。

Description

观测可编程数字集成电路芯片内部所有信号的方法和系统

技术领域

本发明涉及可编程数字集成电路芯片的测试和验证，特别涉及一种能够实时、在线观测到可编程数字集成电路芯片内部所有信号的波形的方法和系统。该方法和系统既可以用作测试电路板的逻辑分析仪，也可以用作验证IC设计的硬件仿真器。

背景技术

随着半导体集成电路技术的发展，芯片的集成度更高，可编程数字集成电路芯片的功能更复杂，可编程专用集成电路(ASIC)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)应用地非常普及，并出现了片上系统SOC(System On a Chip)，即将整个系统集成在一个芯片上，不仅有CPU、存储器和I/O接口，还有复杂的算法模块，例如图像解压缩，数据加解密等。对于如此复杂的系统，调试就成了极大的困难，调试所用的时间超过整个设计过程的一半。这使得测试的重点转移到了可编程数字集成芯片内部。

现场可编程门阵列(FPGA)的生产厂商，开发了可嵌入FPGA内部的片内逻辑分析仪，可以测试可编程数字集成芯片内部信号，它的方法是在原来的设计中，嵌入整个逻辑分析仪的功能，用户可以设置需要观测的信号个数、触发条件、存储深度等。

相比于台式逻辑分析仪的功能，片内逻辑分析仪的功能很简单，但已经浪费了大量的FPGA的内部资源，芯片的功能随着片内逻辑分析仪的功能的增加，而大幅降低。逻辑分析仪的操作很烦琐，需要很丰富的调试经验，才能选择好观测的信号和触发条件。

为了降低FPGA的内部资源的占用，出现了一种信号重构的技术，它的方法是用FPGA的内部的存储器保存FPGA的内部寄存器的值和存储器的输出值，用台式逻辑分析仪保存片外管脚上的数据，然后推算出其他组合电路信号的波形，也就是得到了FPGA的内部所有信号的波形。该方法的缺点是：

(1)占用的资源仍然很多。所有的寄存器的数量是一个很大的值，而且还要保存比较大的数量。另外，在当前的设计中，片内存储器的使用非常频繁，例如，在网络设备中的芯片设计中，就大量的使用FIFO，而且，FIFO的数据不停的在输入、输出，几乎是每个时钟节拍都在进行。为了保存所有存储器的输出，要占用非常多的片内资源。

(2)因为要占用非常多的片内资源，这就使的FPGA芯片可实现的功能很小，工作频率也很低。

(3)由于片内的存储器不可能做很大，所以，可保存的波形长度很短。

(4)只能看到片内的存储器的输出的数据，无法看到片内的存储器的所有单元的内容

(5)需要用台式逻辑分析仪保存片外管脚上的数据。存储深度较大的台式逻辑分析仪价格非常昂贵。

(6)只适用于FPGA，无法用于ASIC。在设计ASIC时，第一次投片后，往往是还有错误的。如何调试ASIC的样片，也是ASIC设计过程中的重要内容。

发明内容

本发明的目的是提供一种能够实时、在线观测到可编程数字集成电路芯片内部所有信号的波形的方法和系统。该方法和系统既可以用作测试电路板的逻辑分析仪，也可以用作验证IC设计的硬件仿真器。

本发明提供了一种测试可编程数字集成电路芯片内部所有信号的分析系统。它包含以下部分：它包括：预处理程序，前端可编程数字集成电路芯片及插头、后端可编程数字集成电路芯片，信号延迟及存储模块，时钟、触发及停止逻辑模块，后处理程序，软件仿真器。系统结构见图1。

预处理程序在可编程数字集成电路芯片的设计中插入“读出逻辑”，使得芯片具有两种工作模式：正常工作模式和读出模式。在正常工作模式下，芯片执行原来得功能；在读出模式下，芯片内部的寄存器和存储器等时序电路的当前状态可以送到芯片外部。

“读出逻辑”的一种实施方案是串行移位链将。用串行移位链将所有寄存器串起来，称作寄存器串行移位链，它可以将所有寄存器的当前状态串行移出到芯片外部。电路见图2。对于芯片内部的不同的存储器种类，“读出逻辑”也略有不同。以片内静态存储器(SRAM)为例，在读出模式下，(1)“读”信号(RD)要设为有效，(2)地址总线来自一个计数器，它可以从零计数到最大值。(3)数据输出总线要连到一个寄存器组，所有的该此类寄存器组要连成串行移位链，称作存储器串行移位链，它可以将所有存储器所有的存储单元的当前状态串行移出到芯片外部。电路见图3。

前端可编程数字集成电路芯片通过插头，安装在实际运行的电路板上，它主要是执行原来的设计功能，可以具有“读出逻辑”，也可以没有，这要根据实际的应用目的和环境来决定。

后端可编程数字集成电路芯片具有“读出逻辑”，只是它的所有输出端口的使能(OE)都设为无效，以避免和来自“信号延迟及存储模块”的信号发生冲突。除此以外，它的功能和管脚分布与前端可编程数字集成电路芯片几乎完全一样，

信号延迟及存储模块”在功能上，等效于长度为N、宽度为M的串行移位器组，N的值由“信号延迟及存储模块”配置的存储器容量决定，M的值为可编程数字集成电路芯片的管脚个数。因为存储器在芯片外部，可以做的很大，所以存储信号的波形长度也很长，并且不影响芯片的工作频率。该模块的存储部件，在功能上是一个大容量的移位寄存器组，但为了采集尽量长的波形，实现起来，会有很多方案，一般会用静态存储器(SRAM)、双口静态存储器(DPRAM)和动态存储器(DRAM)等加上控制逻辑实现。

前端可编程数字集成电路芯片管脚上的信号先送到“信号延迟及存储模块”，延迟后送到后端可编程数字集成电路芯片相对应的管脚上。

“前端可编程数字集成电路芯片”、“后端可编程数字集成电路芯片”和“信号延迟及存储模块”的这种连接结构，使得“前端芯片”和“后端芯片”工作过程完全相同，但前后相差N个时钟节拍，这也是可采集的信号波形的最大长度。

在测试过程中，被测系统中“前端可编程数字集成电路芯片”的管脚上的信号波形，不停的流入“信号延迟及存储模块”，又不停的流出到“后端可编程数字集成电路芯片”相对应的管脚上。“信号延迟及存储模块”总是保存着最新的一段管脚上的信号波形。

“时钟、触发及停止逻辑模块”可控制“前端芯片”、“后端芯片”和“信号延迟及存储模块”停止在任意时刻。该时刻的信号波形是我们需要观测的，该时刻的选择由触发逻辑决定。触发信号也可以有外界提供。触发后，送出停止信号，“后端芯片”和“信号延迟及存储模块”马上停止工作，芯片内部所有时序单元和存储器保持当前状态不变。此时，“后端芯片”的状态距“前端芯片”的状态，落后N个时钟节拍。在这N个时钟节拍时间内，外部对芯片管脚施加的激励，保存在“信号延迟及存储模块”。

“前端可编程数字集成电路芯片及插头”，“后端可编程数字集成电路芯片”，“信号延迟及存储模块”，“时钟、触发及停止逻辑模块”都工作在同一个主时钟，其他所有时钟都是主时钟的整数倍。这是为了解决异步接口的测试问题，例如异步FIFO。

“前端芯片”是否和“后端芯片”及“信号延迟及存储模块”同时停止，这要根据实际的应用目的和环境来决定。

“后处理程序”用“读出逻辑”读出“后端芯片”内部的所有时序单元和存储器保持当前状态。并由此推出其他所有组合逻辑的当前值。这样，就得到了“后端芯片”在触发时刻，芯片内部所有信号的当前值，就可以用它去初始化软件仿真器。最后，读出存储在“信号延迟及存储模块”内的芯片管脚上的信号波形，作为软件仿真器的激励。

软件仿真器读入芯片的设计、“后端芯片”在触发时刻芯片内部所有信号的当前值、和从“后端芯片”停止到“前端芯片”停止这段时间的芯片管脚上的信号波形。然后开始仿真，就可以得到，从触发前N个时钟节拍开始，到触发时刻的芯片内部所有信号波形。

本发明还提供了一种能够实时、在线观测到可编程数字集成电路芯片内部所有信号的波形的方法。它包括下列几个步骤，见图4。

(1)在可编程数字集成电路芯片的设计中插入“读出逻辑”，使得芯片具有两种工作模式：正常工作模式和读出模式。在正常工作模式下，芯片执行原来得功能；在读出模式下，芯片内部的寄存器和存储器等时序电路的当前状态可以送到芯片外部。

“读出逻辑”的一种实施方案是串行移位链将。用串行移位链将所有寄存器串起来，称作寄存器串行移位链，它可以将所有寄存器的当前状态串行移出到芯片外部。电路见图2。对于芯片内部的不同的存储器种类，“读出逻辑”也略有不同。以片内静态存储器(SRAM)为例，在读出模式下，(1)“读”信号(RD)要设为有效，(2)地址总线来自一个计数器，它可以从零计数到最大值。它的计数周期是N个时钟节拍，N的值和存储器的数据输出总线宽度有关，(3)数据输出总线要连到一个寄存器组，所有的该此类寄存器组要连成串行移位链，称作存储器串行移位链，它可以将所有存储器所有的存储单元的当前状态串行移出到芯片外部。电路见图3。

(2)将插入“读出逻辑”后的集成电路设计分别写入两片可编程数字集成芯片，分别称为前端芯片、后端芯片，它们的功能和管脚分布几乎完全一样，只是后端芯片的所有输出端口的使能(OE)都设为无效，以避免和来自“信号延迟及存储模块”的信号发生冲突。

(3)将前端芯片通过插头，安装在实际运行的电路板上。它主要是执行原来的设计功能，可以具有“读出逻辑”，也可以没有，这要根据实际的应用目的和环境来决定。

(4)将“前端芯片”管脚上的信号存储在“信号延迟及存储模块”并延迟后送到“后端芯片”相对应的管脚上。

这种连接结构，使得“前端芯片”和“后端芯片”工作过程完全相同，但前后相差N个时钟节拍。N的数值和该模块配置的存储器容量有关，它也是可采集的信号波形的最大长度。因为存储器在芯片外部，可以做的很大，所以存储信号的波形长度也很长，并且不影响芯片的工作频率。该模块的存储部件，在功能上是一个大容量的移位寄存器组，但为了采集尽量长的波形，实现起来，会有很多方案，一般会用静态存储器SRAM、双口静态存储器DPRAM和动态存储器DRAM等加上控制逻辑实现。

在测试过程中，被测系统中“前端芯片”的管脚上的信号波形，不停的流入“信号延迟及存储模块”，又不停的流出到“后端芯片”相对应的管脚上。“信号延迟及存储模块”总是保存着最新的一段管脚上的信号波形。

(5)在被测系统开始运行后，当我们需要观测信号波形的时候，“时钟、触发及停止逻辑模块”中的触发条件满足，该模块发出停止信号，“后端芯片”和“信号延迟及存储模块”马上停止工作。芯片内部所有时序单元和存储器保持当前状态不变。此时，“后端芯片”的状态距“前端芯片”的状态，落后N个时钟节拍。在这N个时钟节拍时间内，外部对芯片管脚施加的激励，保存在“信号延迟及存储模块”。

(6)“后处理程序”用“读出逻辑”读出“后端芯片”内部的所有时序单元和存储器保持当前状态。并由此推出其他所有组合逻辑的当前值。这样，就得到了“后端芯片”在触发时刻，芯片内部所有信号的当前值，就可以用它去初始化软件仿真器。最后读出存储在“信号延迟及存储模块”内的芯片管脚上的信号波形，作为软件仿真器的激励。

(7)软件仿真器读入芯片的设计程序、“后端芯片”在触发时刻芯片内部所有信号的当前值、和从“后端芯片”停止到“前端芯片”停止这段时间的芯片管脚上的信号波形。然后开始仿真，就可以得到，从触发前N个时钟节拍开始，到触发时刻的芯片内部所有信号波形。

本发明的优点

(1)测试到可编程数字集成电路芯片内部所有信号，包括各种类型的存储器的所有单元的内容，例如SRAM、DPRAM、FIFO等

(2)测试方式可以是实时、在线的，即被测可编程数字集成电路芯片可以工作在实际的应用系统中，可以测试偶然的、只出现一次的特殊现象。

(3)采集的信号的时刻可以设置在被测系统开始运行很长时间以后，时间长短没有限制。即可以采集到任意一段时间需要观测的波形。

(4)数字集成电路芯片内部资源的占用很少。对于寄存器状态的保存，只需增加很少的组合电路资源，不占用额外的寄存器。对于存储器，只增加地址和读写控制逻辑，这几乎是可以忽略不计的。

(5)采集的信号波形长度只和“信号延迟及存储模块”中的存储器容量有关，和数字集成电路芯片无关，。因为存储器在芯片外部，可以做的很大，所以存储信号的波形长度也很长，并且不影响芯片的工作频率。

(6)速度快，可编程数字集成电路芯片高速运行在实际的电路系统中，可以解决复杂的、大规模数字电路的仿真问题，尤其是涉及大数据量的算法的设计

(7)可以使用通用FPGA芯片，成本低。

(8)可以用于调试ASIC样片。因为生产ASIC芯片的厂商，也需要在ASIC芯片中插入“读出逻辑”。

附图说明

图1是本发明的原理图。

图2是寄存器串行移位链的部分电路图。

图3是存储器串行移位链的电路原理图。

图4是整机系统构成。

图5是信号延迟及存储模块实施例的方框图。

图6电缆线上的信号传输实施例的原理图。

具体实施方式

下面结合附图和实施例对本发明进一步说明。

整个测试系统构成方式，如图4所示，主机可以是在微机或工作站，预处理程序、后处理程序、软件仿真器和系统控制程序都运行在主机上。后端芯片，“信号、延迟及存储模块”和“时钟、触发及停止逻辑”组成的测试系统安装在单独的机箱内，它和微机的连接方式是通过PCI总线或USB总线。前端芯片安装在被测电路板，以实现实时、在线的测试。前端芯片和测试系统之间用电缆线，把所有的前端芯片的管脚上的信号送到测试系统的机箱内。为了提高电缆线的传输速率，需要扩充电缆线的数量，把一个信号分配到多根电缆线传输。在接收端再把信号恢复过来。如图6所示。

用串行移位链将所有寄存器串起来，称作寄存器串行移位链，它可以将所有寄存器的当前状态串行移出到芯片外部。电路见图2。每个D触发器的输入前都有一个2选一的选择器，在正常工作模式，选择原有的逻辑S0和S1；在读出模式，选择串行移位链中的前一个寄存器的输出C0和C1。

图3是片内存储器的“读出逻辑”。每个存储器的地址线A(M：O)、数据输入线DI(N：O)、读写WE和时钟WCLK，前都有一个2选一的选择器，在正常工作模式，选择原有的逻辑；在读出模式，选择来自“控制逻辑”(Control0和Control1)的信号。“控制逻辑”把读写WE设为“读”，地址总线的输出来自一个计数器，它可以从零计数到最大值。数据输出总线，出了要连到原来的逻辑，还要连到一个寄存器组(regs0和regs1)，所有的该此类寄存器组要连成串行移位链，称作存储器串行移位链，它可以将所有存储器所有的存储单元的当前状态串行移出到芯片外部。

对于芯片内部的不同的存储器种类，“读出逻辑”的原理大致相同。

“读出逻辑”对芯片的设计，增加了一些限制：要用寄存器替换所存器，不能用组合电路的反馈形成时序电路。

图5所示的“信号延迟及存储模块”，有两块存储器ram0和ram1，它们交替工作，一个输入，另一个则输出。当ram0正在存储来自“前端芯片”芯片的的信号时，ram0则将以前存储的来自“前端芯片”芯片的的信号送到后端芯片。“控制逻辑”控制ram0和ram1的I/O方向、和地址线的变化。Clk是系统的主时钟，测试系统和被测系统的的所有其他时钟的周期都是主时钟的整数倍。这是为了解决异步接口的测试问题，例如异步FIFO。

在功能上，“信号延迟及存储模块”在功能上相当于一个大容量的移位寄存器组。但使用的是通用的存储器，这可以把容量做的很大，可以采集很长的波形，成本也低。

Claims

1.一种可以实时、在线测试可编程数字集成电路芯片内部所有信号的分析系统，它包含以下部分：预处理程序，前端可编程数字集成电路芯片及插头，后端可编程数字集成电路芯片，信号延迟及存储模块，时钟、触发及停止逻辑模块，后处理程序，软件仿真器；它的特征在于：

(1)“后端可编程数字集成电路芯片”的所有输出信号的使能都设为无效，内部具有“读出逻辑”，除此以外，它的功能和管脚分布和“前端可编程数字集成电路芯片”，完全一样，它们都可以单独实现原来可编程数字集成电路芯片的设计的所有功能；

(2)“前端可编程数字集成电路芯片”管脚上的信号先送入“信号延迟及存储模块”，并延迟N个时钟节拍后，送到“后端可编程数字集成电路芯片”相对应的管脚上，N的值由“信号延迟及存储模块”配置的存储器容量决定；

(3)“前端可编程数字集成电路芯片”的管脚上的信号波形，不停的流入“信号延迟及存储模块”，又不停的流出到“后端可编程数字集成电路芯片”相对应的管脚上，“信号延迟及存储模块”总是保存着最新的一段管脚上的信号波形；

(4)工作时，两个芯片的工作流程及管脚上的信号完全一样，但相差N个时钟节拍；

(5)当“时钟、触发及停止逻辑模块”的触发逻辑有效时，或外部触发逻辑有效时，“时钟、触发及停止逻辑模块”发出停止信号，“后端可编程数字集成电路芯片”和“信号延迟及存储模块”马上停止工作，芯片内部所有时序单元和存储器保持当前状态不变。此时，“后端芯片”的状态距“前端芯片”的状态，落后N个时钟节拍。在这N个时钟节拍时间内，外部对芯片管脚施加的激励，保存在“信号延迟及存储模块”。

2.根据权利1要求测试系统，其特征在于，它可以测试到各种类型的片内存储器的所有单元的内容。

3.根据权利1要求测试系统，其中，可编程数字集成电路芯片包括可编程可编程专用集成电路(ASIC)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)。

4.根据权利1要求测试系统，其中，“后端可编程数字集成电路芯片”内部具有“读出逻辑”，具有两种工作模式：正常工作模式和读出模式；在正常工作模式下，芯片执行原来得功能；在读出模式下，芯片内部的寄存器和存储器等时序电路的当前状态可以送到芯片外部。

5.根据权利1要求的测试系统，其中，“信号延迟及存储模块”在功能上，等效于长度为N、宽度为M的串行移位器组，N的值由“信号延迟及存储模块”配置的存储器容量决定，M的值为可编程数字集成电路芯片的管脚个数。

6.根据权利1要求的测试系统，其中，“信号延迟及存储模块”是用存储器加上控制逻辑实现的。存储器可以选用静态存储器(SRAM)、双口静态存储器(DPRAM)或动态存储器(DRAM)等。

7.根据权利1要求的测试系统，其中，“后处理程序”用“读出逻辑”读出“后端芯片”内部的所有寄存器和存储器保持当前状态，并由此推出其他所有组合逻辑的当前值。也就是得到了“后端芯片”在触发时刻，芯片内部所有信号的当前值，然后用它去初始化软件仿真器。最后读出存储在“信号延迟及存储模块”内的芯片管脚上的信号波形，作为软件仿真器的激励。

8.根据权利1要求的测试系统，其中，软件仿真器读入：可编程数字集成电路芯片的设计、 “后端芯片”芯片内部所有信号的当前值(在触发前N个时钟节拍)、和从“后端芯片”停止到“前端芯片”停止这段时间的芯片管脚上的信号波形，然后开始仿真，就可以得到，从触发前N个时钟节拍开始，到触发时刻的芯片内部所有信号波形。

9.根据权利1要求的测试系统，其中，把“前端可编程数字集成电路芯片”通过插头安装在实际运行的系统中，可以实现实时、在线的测试，可以测试偶然的、只出现一次的特殊现象。

10.根据权利1要求的测试系统，其中，前端可编程数字集成电路芯片，后端可编程数字集成电路芯片和信号延迟及存储模块，可以用多个芯片实现，也可以用系统级封装技术(SIP)封装成一个或两个芯片，或重新设计ASIC，集成为一个或两个芯片。

11.一种可以实时、在线测试可编程数字集成电路芯片内部所有信号的方法。它包括以下步骤：

(1)在可编程数字集成电路芯片的设计中插入“读出逻辑”；

(2)将插入“读出逻辑”的设计分别写入到两片相同的可编程程数字集成电路芯片：“前端可编程数字集成电路芯片”和“后端可编程数字集成电路芯片”；

(3)将前端芯片的管脚经过“信号延迟及存储模块”，再连到“后端芯片”相对应的管脚上，“信号延迟及存储模块”在功能上，等效于长度为N、宽度为M的串行移位器组，N的值由“信号延迟及存储模块”配置的存储器容量决定，M的值为可编程数字集成电路芯片的管脚个数；“前端可编程数字集成电路芯片”的管脚上的信号波形，不停的流入“信号延迟及存储模块”，又不停的流出到“后端可编程数字集成电路芯片”相对应的管脚上。“信号延迟及存储模块”总是保存着最新的一段管脚上的信号波；

(4)系统开始工作以后，需要观测信号波型时，“后端芯片”和“信号延迟及存储模块”马上停止工作，“后端芯片”内部所有时序单元和存储器保持当前状态不变。此时，“后端芯片”的状态距“前端芯片”的状态，落后N个时钟节拍。在这N个时钟节拍时间内，外部对芯片管脚施加的激励，保存在“信号延迟及存储模块”

(5)用“读出逻辑”读出“后端芯片”内部的所有寄存器和存储器保持当前状态。并由此推出其他所有组合逻辑的当前值。也就是得到了“后端芯片”在触发时刻，芯片内部所有信号的当前值，然后用它去初始化软件仿真器；

(6)读出存储在“信号延迟及存储模块”内的芯片管脚上的信号波形，作为软件仿真器的激励；

(7)软件仿真器读入：可编程数字集成电路芯片的设计、“后端可编程数字集成电路芯片”芯片内部所有信号的状态(在触发前N个时钟节拍)、和从“后端可编程数字集成电路芯片”停止到“前端可编程数字集成电路芯片”停止这段时间的芯片管脚上的信号波形，然后开始仿真，就可以得到，从触发前N个时钟节拍开始，到触发时刻的芯片内部所有信号波形。

12.根据权利11要求的测试方法，其中，把“前端可编程数字集成电路芯片”通过插头安装在实际运行的系统中，可以实现实时、在线的测试，可以测试偶然的、只出现一次的特殊现象。

13.根据权利11要求测试方法，其特征在于，它可以测试到各种类型的片内存储器的所有单元的内容。

14.根据权利11要求测试方法，其中，可编程数字集成电路芯片包括可编程可编程专用集成电路(ASIC)、现场可编程门阵列(FPGA)和可编程逻辑器件(PLD)。

15.根据权利11要求的测试方法，其中，前端可编程数字集成电路芯片，后端可编程数字集成电路芯片和信号延迟及存储模块，可以用多个芯片实现，也可以用系统级封装技术(SIP)封装成一个或两个芯片，或重新设计ASIC，集成为一个或两个芯片。