CN114461558A - 一种提高ate设备通信效率的通信方法、装置及测试机系统 - Google Patents

Abstract

本发明提出了一种提高ATE设备通信效率的通信方法、装置及测试机系统。通信方法包括：CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，得到第一数据包并发送；第一级FPGA将第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；每个待访问第二级FPGA接收到第一数据包后，根据业务板号和FPGA号截取对应字段位置的字段信息，从字段信息中解析出相应的寄存器信息，并执行相应的寄存器读写操作。本发明提供的通信方案在CPU访问多个业务板以及业务板上多个FPGA寄存器时，仅需发送一次访问申请数据包即可完成所有寄存器的访问，大大减少ATE设备在芯片过程中CPU对后端业务板的访问时间，提高通信效率，进而节省大量的芯片测试时间。

Description

一种提高ATE设备通信效率的通信方法、装置及测试机系统

技术领域

本发明涉及集成电路测试领域，特别涉及一种提高ATE设备通信效率的通信方法、装置及测试机系统。

背景技术

ATE(Automatic Test Equipment)是自动测试设备，它是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。半导体芯片测试机用于检测集成电路的功能和性能的完整性，是集成电路生产制造流程中确保集成电路品质的重要设备。测试系统最基本的要求是自身保证测试功能的快速性、可靠性和稳定性。其中快速性尤为重要，如何提升芯片的测试速度是半导体测试机行业的共同课题。

而通信效率又是描述芯片测试效率的重要指标之一。现有技术中， ATE系统在芯片测试过程中，芯片测试程序会使用多块业务板协同工作，通常会频繁的访问业务板中各个FPGA的数据，包含数据传输、寄存器信息写入与读取。主控板运行芯片测试程序时，需要对每块业务板的各个 FPGA芯片所设计的寄存器进行参数读写操作；芯片测试结束时需要通过读取FPGA寄存器采集芯片测试结果数据，做进一步的分析对比；最后判断芯片是否测试通过。重复以上过程进行下一颗芯片的测试。如此一来则需要耗费大量的时间在数据的的配置与读取动作上，通信效率低，严重影响芯片的测试效率。

由此，需要有一种更好的通信方案来提升芯片的通信效率，进而提升 ATE设备的芯片测试速度。

发明内容

有鉴于此，本发明提出了一种提高ATE设备通信效率的通信方法、装置及测试机系统，具体方案如下：

一种提高ATE设备通信效率的通信方法，应用于ATE设备中，所述 ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

所述通信方法包括如下：

所述CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

所述第一级FPGA根据所述包头信息得到各个待访问业务板信息及待访问业务板上的待访问第二级FPGA信息，将所述第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号截取对应字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，并执行相应的寄存器读写操作。

在一个具体实施例中，所述通信方法还包括：

各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至所述第一级FPGA；

所述第一级FPGA接收并汇总各个第二级FPGA反馈回的寄存器数据，将所述寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将所述第二数据包发送至所述CPU。

在一个具体实施例中，所述包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息；

所述CPU根据所述业务板号和所述FPGA号配置所述包头信息。

在一个具体实施例中，所述第一数据包包括第一写入数据包和第一读取数据包；

所述第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据，其中，所述寄存器信息包括访问地址和待写入数据；

所述第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址；

所述第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。

在一个具体实施例中，所述第一数据包被配置为可广播的数据包；

所述主控板通过广播的方式将所述第一数据包并行发送至相应业务板及业务板上的FPGA。

一种提高ATE设备通信效率的通信系统，应用于ATE设备中，所述 ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

所述通信系统包括如下：

数据包配置单元：用于通过所述CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

数据包分发单元：用于通过所述第一级FPGA根据所述包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将所述第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

解析执行单元：用于在每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号获取截取字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

在一个具体实施例中，还包括：

数据读取单元：用于在各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至所述第一级FPGA；

数据反馈单元：用于通过所述第一级FPGA接收并汇总各个第二级 FPGA反馈回的寄存器数据，将所述寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将所述第二数据包发送至所述CPU。

在一个具体实施例中，所述包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息，所述数据包配置单元根据所述业务板号和所述FPGA号配置所述包头信息；

所述第一数据包包括第一写入数据包和第一读取数据包；

所述第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据，其中，所述寄存器信息包括访问地址和待写入数据；

所述第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址；

所述第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。

在一个具体实施例中，所述第一数据包被配置为可广播的数据包；

所述主控板通过广播的方式将所述第一数据包并行发送至相应的业务板。

一种ATE测试机系统，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA 号；

所述CPU，用于将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

所述第一级FPGA，用于根据所述包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将所述第一数据包同时发送至待各个访问业务板上的待访问第二级FPGA；

所述第二级FPGA，用于每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号获取截取字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

有益效果：本发明提供了一种提高ATE设备通信效率的通信方法、装置及测试机系统，减少ATE设备在芯片过程中CPU对后端业务板的访问时间。通过对传统数据包进行优化，得到一种能够减少通信次数的数据包。每块业务板上的FPGA芯片采用可广播配置的数据包，多个FPGA 芯片的设置与读取请求打包在一个数据包内，由主控板将数据包并行分发至各个业务板，每个业务板的各个FPGA根据本地ID截取数据包的对应字段信息；读取寄存器模式下，待读取的数据在主控板FPGA汇总后，再由主控板FPGA统一发送至CPU。相较于传统的通信方式，本发明提供的通信方案在CPU访问多个业务板以及业务板上多个FPGA寄存器时，仅需发送一次访问申请数据包即可完成所有寄存器的访问。在实际应用中， ATE设备中包含大量的业务板，每个待测芯片需要面对庞大的测试项，需要花费大量的时间仅需模块之间的通信，采用本发明的通信方法能够大量减少主控板CPU对业务板FPGA芯片的访问次数，节省通信时间，提高通信效率，进而节省大量的芯片测试时间，提高芯片测试效率。

附图说明

图1为传统的ATE芯片测试的原理图；

图2为本发明实施例的通信方法流程图；

图3为本发明实施例的第一写入数据包格式示意图；

图4为本发明实施例的第一读取数据包格式示意图；

图5为本发明实施例的第二数据包格式示意图；

图6为本发明实施例的通信系统结构框图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-数据包配置单元；2-数据包分发单元；3-解析执行单元； 4-数据读取单元；5-数据反馈单元。

具体实施方式

在下文中，将更全面地描述本公开的各种实施例。本公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本公开的各种实施例限于在此公开的特定实施例的意图，而是应将本公开理解为涵盖落入本公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

需要说明的是，本发明的ATE设备由主控板、通信背板以及多块业务板组成，每块业务板上搭载多个FPGA，业务板与待测芯片连接。ATE 设备的结构如说明书附图1所示。在ATE设备中，主控板通过背板连接多个业务板，每个业务板负责检测一个待测芯片。每块业务板上配置有 FPGA和引脚芯片，业务板上的引脚芯片负责采集待测芯片上的测试数据并传递至同一业务板的FPGA上。

在本公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种提高ATE设备通信效率的通信方法，方法流程如说明书附图2所示，具体方案如下：

本实施例提供的一种提高ATE设备通信效率的通信方法，应用于 ATE设备中，ATE设备包括主控板、背板和业务板，主控板通过背板连接多个业务板。主控板上配置有FPGA和CPU，每个业务板上配置有多个 FPGA。在本实施例中，为方便区分，将主控板上的FPGA命名为第一级 FPGA，将业务板上的FPGA命名为第二级FPGA。通常情况下，每个业务板上都包含多个第二级FPGA，本实施例对每个业务板进行编号，以使每个业务板都配置有相应的业务板号；对每个业务板上的第二级FPGA进行编号，以使每个第二级FPGA都配置有相应的FPGA号。

本实施例提供的通信方法包括寄存器写入和寄存器读取两部分。在芯片测试时，需要对寄存器进行写入操作，以配置寄存器完成对芯片的测试。在芯片测试结束后，需要对寄存器进行读取操作，以获取芯片的测试数据。本实施例将可统一进行读写的寄存器集中到一个数据包中，进行通信访问。只需一个数据包即可实现所有寄存器的访问，无需逐个发送访问请求，大大减少CPU对业务板FPGA的访问次数，提高通信效率。通信方法包括如下步骤：

S1、CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置数据包的包头信息，得到第一数据包并发送至第一级FPGA；其中，寄存器信息包括访问地址，访问地址包括业务板号、FPGA号和寄存器地址；

S2、第一级FPGA根据包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

S3、每个待访问第二级FPGA接收到第一数据包后，根据业务板号和 FPGA号获取截取字段位置的字段信息，从字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

基于步骤S1-S3，可实现主控板CPU对多个业务板FPGA进行寄存器并行读写操作。本实施例的寄存器读写操作，都是针对第二级FPGA上的寄存器进行的。

其中，关于寄存器写入部分包括如下步骤：

S11、主控板CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置数据包的包头信息，得到第一数据包并发送至第一级FPGA；其中，寄存器信息包括访问地址以及待写入数据；

S12、第一级FPGA根据包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

S13、每个待访问第二级FPGA接收到第一数据包后，根据业务板号和FPGA号获取截取字段位置的字段信息，从字段信息中解析出相应的寄存器信息，执行相应的寄存器写入操作。

其中，关于寄存器读取部分包括如下步骤：

S21、主控板CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，并设置数据包的包头信息，得到第一数据包并发送至第一级FPGA；其中，寄存器信息包括访问地址；

S22、第一级FPGA根据包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

S23、每个待访问第二级FPGA接收到第一数据包后，根据业务板号和FPGA号获取截取字段位置的字段信息，从字段信息中解析出相应的寄存器信息，执行相应的读取操作。

S24、各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至第一级FPGA；

S25、第一级FPGA接收并汇总各个第二级FPGA反馈回的寄存器数据，将寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将第二数据包发送至CPU。

主控板的CPU获取测试指令后，解析出需要进行访问的寄存器，得到访问地址。在进行寄存器写入时，还需要获取写入到寄存器中的数据，将待写入到寄存器上的数据作为待写入数据。因此，在进行寄存器写入时，寄存器信息包括访问地址和待写入数据。待写入数据在实际应用中对应CPU对相关寄存器的配置动作。而在寄存器读取时，则保留寄存器访问地址，无需相关数据。

由于主控板CPU需要对每个第二级FPGA实现点对点的寄存器访问，而ATE设备通常包括多个业务板，每个业务板有包括多个第二级FPGA，每个第二级FPGA上配置有多个寄存器，因此寄存器的访问地址需要嵌套多个地址，方能得到寄存器的具体位置。在本实施例中，访问地址包括该寄存器在第二级FPGA中的具体地址、所位于的第二级FPGA、该第二级FPGA所位于的业务板。将业务板、第二级FPGA进行编号，则访问地址中包括业务板号、业务板搭载的第二级FPGA号、寄存器地址。

相应的，第一数据包根据读写操作的不同，划分为第一写入数据包和第一读取数据包。第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据。第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址。第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。第一写入数据包的结构示意图如说明书附图3所示，第一读取数据包的结构示意图如说明书附图4所示，第二数据包的结构示意图如说明书附图5所示。

其中，包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息。第一级FPGA根据数据包的包头信息，得到业务板使能及FPGA使能信息，将整个数据包同时发送至对应的业务板 FPGA。在说明书附图3、附图4及附图5中，包头信息即为第一行的数据，包括m个业务板和n个FPGA，每个业务板都对应n个FPGA。例如，业务板1的使能信息为允许，FPGA1的使能信息为允许，则对应第一级 FPGA会将第一数据包发送给业务板1中的FPGA1。

所有业务板每个FPGA配置有FPGA号，每个FPGA收到数据包后，根据设置的FPGA号获取第一数据包对应字段信息进行指令解析，且执行相应的寄存器读写操作。在说明书附图3和附图4中，访问地址中包括业务板号、FPGA号和寄存器地址，表示为业务板*FPGA*寄存器地址。由于第一读取数据包不需进行数据写入，因此在说明书附图4中右侧的部分数据栏为未使用状态。在说明书附图5中，右侧的部分数据栏对应寄存器数据。

在本实施例中，第一数据包被配置为可广播的数据包，主控板通过广播的方式将第一数据包并行发送至相应的业务板。多个FPGA芯片的设置与读取请求打包在一个数据包内，由主控板将数据包并行分发至各个业务板，每个业务板的各个FPGA根据本地ID截取数据包的对应字段信息。

现有技术中，由于通信方式的原因，当CPU访问多个业务板以及业务板上多个FPGA寄存器时，需要发送多个访问申请数据包才能够完成所有寄存器的访问。本实施例主要为了减少ATE设备在芯片过程中CPU对后端业务板的访问时间，提出了一种提高ATE设备通信效率的通信方法，通过对传统数据包进行优化，得到一种能够减少通信次数的数据包。每块业务板上的FPGA芯片采用可广播配置的数据包，多个FPGA芯片的设置与读取请求打包在一个数据包内，由主控板将数据包并行分发至各个业务板，每个业务板的各个FPGA根据本地ID截取数据包的对应字段信息；读取寄存器模式下，待读取的数据在主控板FPGA汇总后，再由主控板FPGA统一发送至CPU。相较于传统的通信方式，本实施例提供的通信方法在CPU访问多个业务板以及业务板上多个FPGA寄存器时，仅需发送一次访问申请数据包即可完成所有寄存器的访问。在实际应用中，ATE 设备中包含大量的业务板，每个待测芯片需要面对庞大的测试项，需要花费大量的时间仅需模块之间的通信，采用本实施例的通信方法能够大量减少主控板CPU对业务板FPGA芯片的访问次数，节省通信时间，提高通信效率，进而节省大量的芯片测试时间，提高芯片测试效率。

实施例2

本发明实施例2公开了一种提高ATE设备通信效率的通信装置，将实施例1的通信方法系统化。通信系统的具体结构如说明书附图6所示，具体方案如下：

一种提高ATE设备通信效率的通信系统，应用于ATE设备中，ATE 设备包括主控板、背板和业务板，主控板通过背板与多个业务板建立通信连接，主控板上配置有CPU和第一级FPGA，每个业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA 都配置有FPGA号；

通信系统包括数据包配置单元1、数据包分发单元2、解析执行单元 3、数据读取单元4和数据反馈单元5。具体方案如下：

数据包配置单元1：用于通过CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置数据包的包头信息，得到第一数据包并发送至第一级FPGA；其中，寄存器信息包括访问地址，访问地址包括业务板号、FPGA号和寄存器地址；

数据包分发单元2：用于通过第一级FPGA根据包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

解析执行单元3：用于在每个待访问第二级FPGA接收到第一数据包后，根据业务板号和FPGA号获取截取字段位置的字段信息，从字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

数据读取单元4：用于在各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至第一级FPGA；

数据反馈单元5：用于通过第一级FPGA接收并汇总各个第二级FPGA 反馈回的寄存器数据，将寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将第二数据包发送至CPU。

其中，包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息，数据包配置单元根据业务板号和FPGA号配置包头信息；

第一数据包包括第一写入数据包和第一读取数据包。

第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据，其中，寄存器信息包括访问地址和待写入数据。

第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址。

第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。

其中，第一数据包被配置为可广播的数据包。在数据包分发单元2 中，主控板通过广播的方式将第一数据包并行发送至相应的业务板。

本实施例提供了一种提高ATE设备通信效率的通信装置，在实施例 1的基础上，将实施例1的方法系统化，使其更具实际应用性。

实施例3

本发明实施例提供了一种ATE测试机系统，结构如说明书附图3和附图4所示，具体方案如下：

一种ATE测试机系统，其特征在于，ATE设备包括主控板、背板和业务板，主控板通过背板与多个业务板建立通信连接，主控板上配置有 CPU和第一级FPGA，每个业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

CPU，用于将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置数据包的包头信息，得到第一数据包并发送至第一级FPGA；其中，寄存器信息包括访问地址，访问地址包括业务板号、FPGA号和寄存器地址；

第一级FPGA，用于根据包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将第一数据包同时发送至待各个访问业务板上的待访问第二级FPGA；

第二级FPGA，用于每个待访问第二级FPGA接收到第一数据包后，根据业务板号和FPGA号获取截取字段位置的字段信息，从字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

本实施例提供了一种ATE测试机系统，将实施例2的通信系统应用到具体的测试环境中。

本发明提供了一种提高ATE设备通信效率的通信方法、装置及测试机系统，减少ATE设备在芯片过程中CPU对后端业务板的访问时间。通过对传统数据包进行优化，得到一种能够减少通信次数的数据包。每块业务板上的FPGA芯片采用可广播配置的数据包，多个FPGA芯片的设置与读取请求打包在一个数据包内，由主控板将数据包并行分发至各个业务板，每个业务板的各个FPGA根据本地ID截取数据包的对应字段信息；读取寄存器模式下，待读取的数据在主控板FPGA汇总后，再由主控板 FPGA统一发送至CPU。相较于传统的通信方式，本发明提供的通信方案在CPU访问多个业务板以及业务板上多个FPGA寄存器时，仅需发送一次访问申请数据包即可完成所有寄存器的访问。在实际应用中，ATE设备中包含大量的业务板，每个待测芯片需要面对庞大的测试项，需要花费大量的时间仅需模块之间的通信，采用本发明的通信方法能够大量减少主控板CPU对业务板FPGA芯片的访问次数，节省通信时间，提高通信效率，进而节省大量的芯片测试时间，提高芯片测试效率。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种提高ATE设备通信效率的通信方法，其特征在于，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

所述通信方法包括如下：

所述CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

所述第一级FPGA根据所述包头信息得到各个待访问业务板信息及待访问业务板上的待访问第二级FPGA信息，将所述第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号截取对应字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，并执行相应的寄存器读写操作。

2.根据权利要求1所述的通信方法，其特征在于，所述通信方法还包括：

各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至所述第一级FPGA；

所述第一级FPGA接收并汇总各个第二级FPGA反馈回的寄存器数据，将所述寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将所述第二数据包发送至所述CPU。

3.根据权利要求2所述的通信方法，其特征在于，所述包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息；

所述CPU根据所述业务板号和所述FPGA号配置所述包头信息。

4.根据权利要求3所述的通信方法，其特征在于，所述第一数据包包括第一写入数据包和第一读取数据包；

所述第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据，其中，所述寄存器信息包括访问地址和待写入数据；

所述第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址；

所述第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。

5.根据权利要求2所述的通信方法，其特征在于，所述第一数据包被配置为可广播的数据包；

所述主控板通过广播的方式将所述第一数据包并行发送至相应业务板及业务板上的FPGA。

6.一种提高ATE设备通信效率的通信系统，其特征在于，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

所述通信系统包括如下：

数据包配置单元：用于通过所述CPU将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

数据包分发单元：用于通过所述第一级FPGA根据所述包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将所述第一数据包同时发送至各个待访问业务板上的待访问第二级FPGA；

解析执行单元：用于在每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号获取截取字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

7.根据权利要求6所述的通信系统，其特征在于，还包括：

数据读取单元：用于在各个第二级FPGA在执完相应的寄存器读取操作后，将读取的寄存器数据发送至所述第一级FPGA；

数据反馈单元：用于通过所述第一级FPGA接收并汇总各个第二级FPGA反馈回的寄存器数据，将所述寄存器数据填入预设数据包中对应的字段位置，得到第二数据包，并将所述第二数据包发送至所述CPU。

8.根据权利要求7所述的通信系统，其特征在于，所述包头信息包括各个业务板的使能信息以及单个业务板上各个第二级FPGA的使能信息，所述数据包配置单元根据所述业务板号和所述FPGA号配置所述包头信息；

所述第一数据包包括第一写入数据包和第一读取数据包；

所述第一写入数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的待写入数据，其中，所述寄存器信息包括访问地址和待写入数据；

所述第一读取数据包携带有包头信息、数据包类型、校验信息和多个访问地址；

所述第二数据包携带有包头信息、数据包类型、数据长度、校验信息、多个访问地址和各个访问地址对应的寄存器数据。

9.根据权利要求7所述的通信系统，其特征在于，所述第一数据包被配置为可广播的数据包；

所述主控板通过广播的方式将所述第一数据包并行发送至相应的业务板。

10.一种ATE测试机系统，其特征在于，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有CPU和第一级FPGA，每个所述业务板上配置有多个第二级FPGA；其中，每个业务板都配置有业务板号，每个第二级FPGA都配置有FPGA号；

所述CPU，用于将待访问寄存器的寄存器信息填入预设数据包中对应的字段位置，设置所述数据包的包头信息，得到第一数据包并发送至所述第一级FPGA；其中，所述寄存器信息包括访问地址，所述访问地址包括业务板号、FPGA号和寄存器地址；

所述第一级FPGA，用于根据所述包头信息得到各个待访问业务板及待访问业务板上的待访问第二级FPGA，将所述第一数据包同时发送至待各个访问业务板上的待访问第二级FPGA；

所述第二级FPGA，用于每个待访问第二级FPGA接收到所述第一数据包后，根据所述业务板号和所述FPGA号获取截取字段位置的字段信息，从所述字段信息中解析出相应的寄存器信息，执行相应的寄存器读写操作。

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