CN114356820A - 基于ate设备芯片测试的加速方法、装置及测试机系统 - Google Patents

Abstract

本发明提出了一种基于ATE设备芯片测试的加速方法、装置及测试机系统。加速方法包括：选定引脚电路芯片并进行配置；引脚电路芯片采集待测芯片反馈的测试数据；在预设时间间隔，每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在FPGA中；测试程序通过读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；测试程序分析测试数据，完成对待测试芯片的测试。本发明提出的方案通过减少ATE设备在芯片测试过程中测试程序对引脚电路芯片的访问次数，进而减少对芯片的配置时间和读取时间，缩短芯片测试时间，提高芯片测试效率，且无须做硬件上的调整，只需对业务板上的FPGA进行进行设计升级。

Description

基于ATE设备芯片测试的加速方法、装置及测试机系统

技术领域

本发明涉及集成电路测试领域，特别涉及一种基于ATE设备芯片测试的加速方法、装置及测试机系统。

背景技术

ATE(Automatic Test Equipment)是自动测试设备，它是一种由高性能计算机控制的测试仪器的集合体，是由测试仪和计算机组合而成的测试系统，计算机通过运行测试程序的指令来控制测试硬件。半导体芯片测试机用于检测集成电路的功能和性能的完整性，是集成电路生产制造流程中确保集成电路品质的重要设备。测试系统最基本的要求是自身保证测试功能的快速性、可靠性和稳定性。其中快速性尤为重要，如何提升芯片的测试速度是半导体测试机行业的共同课题。

现有技术中，ATE系统在芯片测试过程中，芯片测试程序会使用多块业务板协同工作，通过频繁访问业务板中多个PE(Pin Electronics)芯片上的寄存器，并读取相关数据，获取相关的测试数据，通过分析对比相关测试数据判断芯片是否测试通过。重复上述过程进行下一颗芯片的测试。传统的芯片测试方案，测试时间长，测试效率低，需要花费大量的时间成本。

由此，需要有一种更好的方案来提升芯片的测试速度。

发明内容

有鉴于此，本发明提出了一种基于ATE设备芯片测试的加速方法、装置及测试机系统，具体方案如下：

一种基于ATE设备芯片测试的加速方法，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

所述加速方法包括如下：

选定每块业务板上待配置的引脚电路芯片，所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置；

所述引脚电路芯片采集待测芯片反馈的测试数据；

在预设时间间隔，每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中；

所述测试程序通过读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

所述测试程序分析所述测试数据，完成对待测试芯片的测试。

在一个具体实施例中，“选定每块业务板上待配置的引脚电路芯片，所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置”具体包括：

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口；

所述测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片；

通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

每块业务板上的PE接口负责接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置。

在一个具体实施例中，“在预设时间间隔，每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中”具体包括：

所述测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；

每块业务板的FPGA中配置有的PE读取控制模块；

所述PE读取控制模块根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

在一个具体实施例中，所述测试程序一次性读取每块业务板的FPGA中存储的测试数据；

或，所述测试程序分步读取每块业务板的FPGA中存储的测试数据。

在一个具体实施例中，所述测试程序采用广播的方式对每块业务板上的引脚电路芯片进行配置。

在一个具体实施例中，每个FPGA上配置有一个PE选择寄存器和一个PE配置寄存器，每个所述PE接口对应一个所述引脚电路芯片；

所述PE接口包括命令缓存区、数据缓存区和通信接口，

所述命令缓存区用于缓存关于配置引脚电路芯片的指令；

所述数据缓存区用于缓存对应引脚电路芯片的测试数据；

所述通信接口用于与对应的引脚电路芯片建立通信连接。

一种基于ATE设备芯片测试的加速装置，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

所述加速装置包括如下，

芯片配置单元：用于选定每块业务板上待配置的引脚电路芯片，使所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置；

数据采集单元：用于通过所述引脚电路芯片采集待测芯片反馈的测试数据；

数据存储单元：用于在预设时间间隔内，通过每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中；

数据读取单元：用于通过所述测试程序读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

数据分析单元：用于通过所述测试程序分析所述测试数据，完成对待测试芯片的测试。

在一个具体实施例中，所述芯片配置单元具体包括：

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口；

所述测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片；

通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

每块业务板上的PE接口负责接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置。

在一个具体实施例中，所述数据存储单元具体包括：

所述测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；

每块业务板的FPGA中配置有的PE读取控制模块；

所述PE读取控制模块根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

一种ATE测试机系统，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口、PE读取控制模块；

所述PE选择寄存器，用于选择该业务板上待配置的引脚电路芯片；

所述PE配置寄存器，用于对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

所述PE接口，用于接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置；

所述PE读取控制模块，用于根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

有益效果：本发明提供了一种基于ATE设备芯片测试的加速方法、装置及测试机系统。通过减少ATE设备在芯片测试过程中测试程序对引脚电路芯片的访问次数，进而减少对芯片的配置时间和读取时间，缩短芯片测试时间，提高芯片测试效率。在芯片配置时，每块业务板上的引脚电路芯片采用广播的方式进行设置，多个PE芯片的同一项设置，主控板测试程序只需要操作一次即可；在芯片数据读取时，业务板FPGA对多个PE芯片做固定时间间隔的数据读取，将读到的数据汇总在FPGA内部存储，主控板测试程序只需读取每块业务板FPGA存储的数据即可获取该业务板上所有PE芯片的数据。本发明无需对ATE设备进行硬件上的改动，仅通过对FPGA进行改进设计，即可实现芯片测试的加速。

附图说明

图1为传统的ATE芯片测试的原理图；

图2为本发明实施例的加速方法流程图；

图3为本发明实施例的芯片配置部分的原理示意图；

图4为本发明实施例的数据读取部分的原理示意图；

图5为本发明实施例的加速装置结构框图。

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

附图标记：1-芯片配置单元；2-数据采集单元；3-数据存储单元；4-数据读取单元；5-数据分析单元。

具体实施方式

在下文中，将更全面地描述本公开的各种实施例。本公开可具有各种实施例，并且可在其中做出调整和改变。然而，应理解：不存在将本公开的各种实施例限于在此公开的特定实施例的意图，而是应将本公开理解为涵盖落入本公开的各种实施例的精神和范围内的所有调整、等同物和/或可选方案。

需要说明的是，本发明的ATE设备由主控板、通信背板、以及多块业务板组成，每块业务板上搭载多个PE芯片，PE芯片即为引脚电路芯片。ATE设备的结构如说明书附图1所示。在ATE设备中，主控板通过背板连接多个业务板，每个业务板负责检测一个待测芯片。每块业务板上配置有FPGA和多个PE引脚芯片，多个PE引脚芯片采集待测芯片上的测试数据。

在本公开的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本公开的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本公开的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本公开的各种实施例中被清楚地限定。

实施例1

本发明实施例1公开了一种基于ATE设备芯片测试的加速方法，方法流程如说明书附图2所示，具体方案如下：

本实施例提供的一种基于ATE设备芯片测试的加速方法，应用于ATE设备中，ATE设备包括主控板、背板和业务板，主控板通过背板连接多个业务板。主控板上配置有测试程序，每个业务板上配置有FPGA和多个引脚电路芯片。

一种基于ATE设备芯片测试的加速方法，方法包括如下：

101、选定每块业务板上待配置的引脚电路芯片，FPGA根据测试程序的指令同时对多个引脚电路芯片进行配置；

102、引脚电路芯片采集待测芯片反馈的测试数据；

103、每块业务板上的FPGA在预设时间间隔，并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在FPGA中；

104、测试程序通过读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

105、分析测试数据，完成对待测试芯片的测试。

在芯片测试过程中，测试程序需要对每块业务板上的各个PE芯片依次进行配置；采集数据时，则需要测试程序依次读取PE芯片中的测试数据。现有的芯片测试方案，需要在PE芯片的配置与读取动作上耗费大量的时间，严重影响芯片的测试效率。本实施例通过减少主控板中测试程序访问业务板引脚电路芯片的次数，减少芯片测试的时间，提高ATE设备的芯片测试速率。

步骤101、测试程序选定每块业务板上待配置的引脚电路芯片，并同时进行配置。优选地，在芯片配置时，每块业务板上的引脚电路芯片采用广播的方式进行设置，针对多个PE芯片的同一项参数设置，主控板测试程序只需要操作一次即可，而传统的测试方案需要逐一进行配置。

在本实施例中，每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口。具体如说明书附图3所示。

测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片。每块业务板上都有多个引脚电路芯片，但并非所有的引脚电路芯片都需要参与测试。因此，针对不同的测试项目，本实施例专门配置了PE选择寄存器，测试程序根据待测芯片的测试项目选择需要配置的引脚电路芯片，并通过PE选择寄存器进行选定。

通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置。PE配置寄存器用于专门对引脚电路芯片进行配置。

每块业务板上的PE接口负责接收测试程序发送的关于配置PE芯片的指令，使PE配置寄存器并行完成相应引脚电路芯片的配置。PE接口能够使多个引脚电路芯片同时工作，并行完成引脚电路芯片的配置动作。

优选地，为减少ATE设备在芯片测试过程中测试程序对PE芯片的访问次数，在对PE芯片进行配置时，每块业务板上的PE芯片采用广播的方式进行设置，多个PE芯片的同一项设置，主控板测试程序只需要操作一次即可。相比于传统的需要测试程序逐个芯片逐项设置，本实施例的加速方法在配置时大大缩减了对芯片的访问次数，使芯片测试过程中无需耗费大量时间在PE芯片配置上。

PE接口与PE芯片之间的连接关系如说明书附图3所示。在说明书附图3中，每个FPGA上配置有一个PE选择寄存器和一个PE配置寄存器，每个PE接口对应一个引脚电路芯片。其中，PE接口包括命令缓存区、数据缓存区和通信接口，命令缓存区用于缓存关于配置引脚电路芯片的指令；数据缓存区用于缓存对应引脚电路芯片的测试数据，FPGA从引脚电路芯片获取的测试数据存储到数据缓存区中，方便被PE读取控制模块读取。通信接口用于与对应的引脚电路芯片建立通信连接。

步骤102、引脚电路芯片采集待测芯片反馈的测试数据。待测芯片进行测试时，会反馈相关的测试数据，通过引脚电路芯片采集相关的测试数据。

步骤103、每块业务板上的FPGA在预设时间间隔，并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在FPGA中。本实施例提供的加速方法，在进行PE芯片数据读取时，业务板FPGA对多个PE芯片做固定时间间隔的数据读取，将读到的数据汇总在FPGA内部存储，主控板测试程序只需读取每块业务板FPGA存储的数据即可获取该业务板上所有PE芯片的数据。

步骤103具体包括：测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；每块业务板的FPGA中配置有的PE读取控制模块；PE读取控制模块根据读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

其中，PE读取控制模块读取信息的时间间隔以及所读取的数据地址，可通过FPGA自行设置，根据实际需要设置读取数据的地址以及合适的读取时间间隔。

PE读取控制模块在业务板上的设置如说明书附图4所示。在说明书附图中，每个业务板上配置有一个PE读取控制模块，每个PE读取控制模块连接该业务板上的所有PE接口，对所有的PE接口进行控制。PE读取控制模块中包括读取控制寄存器和读取数据存储区。PE读取控制模块从PE接口的数据缓存区读取引脚电路芯片的测试数据，并存储到读取数据存储区中。主控测试程序在需要时，可一次性读取每个FPGA读取数据存储区存储的测试数据，完成所有PE芯片的数据采集。

步骤104、测试程序通过读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据。FPGA将每块引脚电路芯片的测试数据存储到PE读取控制模块中的数据存储区中，测试程序只需要通过通信背板读取数据存储区中的数据，即可获取该业务板中所有引脚电路芯片的测试数据。

在本实施例中，测试程序读取每块业务板上的测试数据，可一次全部读取，也可分步读取，具体的读取频率可根据实际的应用情况进行设置。示例性的，测试程序可单独读取部分待测芯片的测试数据。

105、测试程序分析测试数据，判断芯片是否测试通过，完成对待测试芯片的测试。主控测试程序根据读取的测试数据后即可完成芯片测试的数据分析与对比。重复以上过程即可进行下一项的测试。

本实施例提供了一种基于ATE设备芯片测试的加速方法，通过减少ATE设备在芯片测试过程中测试程序对引脚电路芯片的访问次数，进而减少对芯片的配置时间和读取时间，缩短芯片测试时间，提高芯片测试效率。在芯片配置时，每块业务板上的引脚电路芯片采用广播的方式进行设置，多个PE芯片的同一项设置，主控板测试程序只需要操作一次即可；在芯片数据读取时，业务板FPGA对多个PE芯片做固定时间间隔的数据读取，将读到的数据汇总在FPGA内部存储，主控板测试程序只需读取每块业务板FPGA存储的数据即可获取该业务板上所有PE芯片的数据。本实施例的加速方法无需对ATE设备进行硬件上的改动，仅通过对FPGA进行改进设计，即可实现芯片测试的加速。

实施例2

本发明实施例2公开了一种基于ATE设备芯片测试的加速装置，将实施例1的加速方法系统化。加速装置的具体结构如说明书附图5所示，具体方案如下：

一种基于ATE设备芯片测试的加速装置，应用于ATE设备中，ATE设备包括主控板、背板和业务板，主控板上配置有测试程序，每个业务板上配置有FPGA和多个引脚电路芯片；

加速装置包括如下，

芯片配置单元1：用于选定每块业务板上待配置的引脚电路芯片，使FPGA根据测试程序的指令同时对引脚电路芯片进行配置；

数据采集单元2：用于通过引脚电路芯片采集待测芯片反馈的测试数据；

数据存储单元3：用于在预设时间间隔内，通过每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在FPGA中；

数据读取单元4：用于通过测试程序读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

数据分析单元5：用于通过测试程序分析测试数据，完成对待测试芯片的测试。

其中，芯片配置单元1具体包括：每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口；测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片；通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；每块业务板上的PE接口负责接收测试程序发送的关于配置PE芯片的指令，使PE配置寄存器并行完成相应引脚电路芯片的配置。

每个FPGA上配置有一个PE选择寄存器和一个PE配置寄存器，每个PE接口对应一个引脚电路芯片。其中，PE接口包括命令缓存区、时钟缓存区和通信接口，命令缓存区用于缓存关于配置引脚电路芯片的指令；数据缓存区用于缓存对应引脚电路芯片的测试数据，FPGA从引脚电路芯片获取的测试数据就存储到数据缓存区中，方便被PE读取控制模块读取。通信接口用于与对应的引脚电路芯片建立通信连接。

数据存储单元3具体包括：测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；每块业务板的FPGA中配置有的PE读取控制模块；PE读取控制模块根据读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

每个业务板上配置有一个PE读取控制模块，每个PE读取控制模块连接该业务板上的所有PE接口，对所有的PE接口进行控制。PE读取控制模块中包括读取控制寄存器和读取数据存储区。PE读取控制模块从PE接口的数据缓存区读取引脚电路芯片的测试数据，并存储到读取数据存储区中。

本实施例提供了一种基于ATE设备芯片测试的加速装置，在实施例1的基础上，将实施例1的方法系统化，使其更具实际应用性。

实施例3

本发明实施例提供了一种ATE测试机系统，结构如说明书附图3和附图4所示，具体方案如下：

一种ATE测试机系统，ATE设备包括主控板、背板和业务板，主控板上配置有测试程序，每个业务板上配置有FPGA和多个引脚电路芯片；

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口、PE读取控制模块；

PE选择寄存器，用于选择该业务板上待配置的引脚电路芯片；

PE配置寄存器，用于对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

PE接口，用于接收测试程序发送的关于配置PE芯片的指令，使PE配置寄存器并行完成相应引脚电路芯片的配置。PE接口包括命令缓存区、时钟缓存区和通信接口，命令缓存区用于缓存关于配置引脚电路芯片的指令；数据缓存区用于缓存对应引脚电路芯片的测试数据，FPGA从引脚电路芯片获取的测试数据就存储到数据缓存区中，方便被PE读取控制模块读取。通信接口用于与对应的引脚电路芯片建立通信连接。

PE读取控制模块，用于根据读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。每个PE读取控制模块连接该业务板上的所有PE接口，对所有的PE接口进行控制。PE读取控制模块中包括读取控制寄存器和读取数据存储区。PE读取控制模块从PE接口的数据缓存区读取引脚电路芯片的测试数据，并存储到读取数据存储区中。

本实施例提供了一种ATE测试机系统，将实施例2的基于ATE设备芯片测试的加速装置应用到具体的测试环境中。

本发明提供了一种基于ATE设备芯片测试的加速方法、装置及测试机系统。通过减少ATE设备在芯片测试过程中测试程序对引脚电路芯片的访问次数，进而减少对芯片的配置时间和读取时间，缩短芯片测试时间，提高芯片测试效率。在芯片配置时，每块业务板上的引脚电路芯片采用广播的方式进行设置，多个PE芯片的同一项设置，主控板测试程序只需要操作一次即可；在芯片数据读取时，业务板FPGA对多个PE芯片做固定时间间隔的数据读取，将读到的数据汇总在FPGA内部存储，主控板测试程序只需读取每块业务板FPGA存储的数据即可获取该业务板上所有PE芯片的数据。本发明无需对ATE设备进行硬件上的改动，仅通过对FPGA进行改进设计，即可实现芯片测试的加速。

本领域技术人员可以理解附图只是一个优选实施场景的示意图，附图中的模块或流程并不一定是实施本发明所必须的。本领域技术人员可以理解实施场景中的装置中的模块可以按照实施场景描述进行分布于实施场景的装置中，也可以进行相应变化位于不同于本实施场景的一个或多个装置中。上述实施场景的模块可以合并为一个模块，也可以进一步拆分成多个子模块。上述本发明序号仅仅为了描述，不代表实施场景的优劣。以上公开的仅为本发明的几个具体实施场景，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.一种基于ATE设备芯片测试的加速方法，其特征在于，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

所述加速方法包括如下：

选定每块业务板上待配置的引脚电路芯片，所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置；

所述引脚电路芯片采集待测芯片反馈的测试数据；

在预设时间间隔，每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中；

所述测试程序通过读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

所述测试程序分析所述测试数据，完成对待测试芯片的测试。

2.根据权利要求1所述的加速方法，其特征在于，“选定每块业务板上待配置的引脚电路芯片，所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置”具体包括：

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口；

所述测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片；

通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

每块业务板上的PE接口负责接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置。

3.根据权利要求1所述的加速方法，其特征在于，“在预设时间间隔，每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中”具体包括：

所述测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；

每块业务板的FPGA中配置有的PE读取控制模块；

所述PE读取控制模块根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

4.根据权利要求3所述的加速方法，其特征在于，所述测试程序一次性读取每块业务板的FPGA中存储的测试数据；

或，所述测试程序分步读取每块业务板的FPGA中存储的测试数据。

5.根据权利要求1所述的加速方法，其特征在于，所述测试程序采用广播的方式对每块业务板上的引脚电路芯片进行配置。

6.根据权利要求1所述的加速方法，其特征在于，每个FPGA上配置有一个PE选择寄存器和一个PE配置寄存器，每个所述PE接口对应一个所述引脚电路芯片；

所述PE接口包括命令缓存区、数据缓存区和通信接口，

所述命令缓存区用于缓存关于配置引脚电路芯片的指令；

所述数据缓存区用于缓存对应引脚电路芯片的测试数据；

所述通信接口用于与对应的引脚电路芯片建立通信连接。

7.一种基于ATE设备芯片测试的加速装置，其特征在于，应用于ATE设备中，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

所述加速装置包括如下，

芯片配置单元：用于选定每块业务板上待配置的引脚电路芯片，使所述FPGA根据所述测试程序的指令同时对多个所述引脚电路芯片进行配置；

数据采集单元：用于通过所述引脚电路芯片采集待测芯片反馈的测试数据；

数据存储单元：用于在预设时间间隔内，通过每块业务板上的FPGA并行读取该业务板上所有引脚电路芯片中的测试数据，并将读取的测试数据存储在所述FPGA中；

数据读取单元：用于通过所述测试程序读取每块业务板上FPGA中存储的数据，获取该业务板上所有引脚电路芯片的测试数据；

数据分析单元：用于通过所述测试程序分析所述测试数据，完成对待测试芯片的测试。

8.根据权利要求7所述的加速装置，其特征在于，所述芯片配置单元具体包括：

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口；

所述测试程序通过每块业务板上的PE选择寄存器选择该业务板上待配置的引脚电路芯片；

通过每块业务板上的PE配置寄存器，对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

每块业务板上的PE接口负责接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置。

9.根据权利要求7所述的加速装置，其特征在于，所述数据存储单元具体包括：

所述测试程序预先将每个引脚电路芯片的读取信息配置到相应业务板的FPGA中；

每块业务板的FPGA中配置有的PE读取控制模块；

所述PE读取控制模块根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

10.一种ATE测试机系统，其特征在于，所述ATE设备包括主控板、背板和业务板，所述主控板通过所述背板与多个所述业务板建立通信连接，所述主控板上配置有测试程序，每个所述业务板上配置有FPGA和多个引脚电路芯片；

每块业务板上的FPGA设置有PE选择寄存器、PE配置寄存器和PE接口、PE读取控制模块；

所述PE选择寄存器，用于选择该业务板上待配置的引脚电路芯片；

所述PE配置寄存器，用于对该业务板上被PE选择寄存器所选择的引脚电路芯片进行配置；

所述PE接口，用于接收所述测试程序发送的关于配置PE芯片的指令，使所述PE配置寄存器并行完成相应引脚电路芯片的配置；

所述PE读取控制模块，用于根据所述读取信息按照一定的时间间隔并行读取引脚电路芯片中的测试数据，并更新到FPGA的内部存储中。

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