CN114694741A - 一种并行测试装置和设计方法 - Google Patents

Abstract

本发明提供一种并行测试装置和设计方法，包括待测芯片、测试机台、测试板和测试软件单元，所述的待测芯片有n个，并行安装在所述测试板上，所述测试板上设置有n个待测芯片安装位置，保证每个测试芯片的管脚与测试通道连接，从而实现每个测试芯片的管脚与所述的测试机台连接；所述的测试机台为测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体；所述的测试软件单元提供每个待测芯片的测试流程，并判断每个测试芯片的状态。本发明能够解决现有芯片检测耗时久、测试设备资源使用率不高等技术问题。

Description

一种并行测试装置和设计方法

技术领域

本发明属于电子元器件检测装置技术领域，涉及一种并行测试装置和设计方法。

背景技术

随着存储器工艺技术的突破及芯片的广泛应用，针对芯片的测试工艺及方法相对滞后，目前业内通行的测试方法是对芯片的逐一测试，即测试完一支芯片后再更换另外一支芯片。如图1所示，为传统的芯片测试装置示意图，芯片通过防静电夹具放置到测试装置上的DUT1工位后，依靠测试软件进行芯片的测试，并依靠程序的编写和软件的设置完成对芯片功能和电参数的测试，例如，通过待测芯片的选择及相应装配底座的固定、通道连接板的制作、测试机台(设备)的设置共同实现芯片的连接性测试，进而完成芯片的功能测试和参数测试；测试完成后，再次通过防静电夹具更换另外一支芯片，这种测试方法的缺点是测试容量大的芯片时所需要的时间较长，测试设备的资源使用率不高，造成芯片的测试效率较低，对于大量批次性芯片的检测往往需要耗费很久，不利于生产和试验进度的顺利进行。

发明内容

本发明提供一种并行测试装置和设计方法。本发明能够解决现有芯片检测耗时久、测试设备资源使用率不高等技术问题。

本发明的技术解决方案为：

根据第一方面，提供一种并行测试装置，包括待测芯片、测试机台、测试板和测试软件单元，所述的待测芯片有n个，并行安装在所述测试板上，所述测试板上设置有n个待测芯片安装位置，保证每个测试芯片的管脚与测试通道连接，从而实现每个测试芯片的管脚与所述的测试机台连接；所述的测试机台为测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体；所述的测试软件单元提供每个待测芯片的测试流程，并判断每个测试芯片的状态。

进一步的，所述的待测芯片的并行测试装置可以含有相同型号或者不同型号的待测芯片,但在执行一次的并行测试过程中,所涉及到的测试程序和芯片型号必须是相同的。

进一步的，所述的测试机台的选择根据n个待测芯片的性能进行匹配选择。

进一步的，所述的测试软件单元为并行测试软件，对n个待测芯片同时进行测试，并保证每个待测芯片的测试为独立测试。

根据第二方面，提供上述一种并行测试装置设计方法，该方法包括以下步骤：

确定n个待测的芯片，并确定每个待测芯片的技术参数条件；

根据待测芯片的数量和技术参数条件，选取测试板；

根据待测芯片的技术参数条件选取测试机台；

根据待测芯片的数量和技术参数条件、测试板的原理图和测试机台的系统配置共同确定并行测试的流程及完成测试软件的编写。

进一步的，所述的测试板上设计与待测芯片数量相等的安装位置。

进一步的，所述的测试机台的性能参数不能低于待测芯片的技术参数条件。

进一步的，所述的测试板与测试机台之间的测试通道相匹配，并通过适当的方式进行连接。

进一步的，所述的测试软件的设计方法为：

根据选取的待测芯片，通过测试软件实现待测芯片与测试板、测试机台的匹配连接；

根据待测芯片的数量和测试机台的使用资源，设计测试软件完成所有待并行测试芯片的测试流程；

根据并行测试的需求，对测试软件进行设计，设计原则应遵循每个待测芯片均为相互独立运行的原则，即当其中任意一个芯片在测试过程中出现失效时，该芯片的测试结果不会影响其他待测芯片的测试,即其他(n-1)个待测芯片的测试继续执行,直到全部测试结束后,合格的芯片将回跳出测试程序,不合格的芯片将会等待再处理。

根据第三方面，提供上述一种并行测试方法，该方法包括以下步骤：

对并行测试装置供电并初始化；

测试软件对每个待测芯片同时进行测试；

所有测试项目合格，则本待测芯片测试合格，若任一测试项目不合格，则本待测芯片的测试结果为不合格，测试过程结束。

进一步的，所述的测试软件的测试方法为：

对用于并行测试的装置进行同步及初始化的工作，为待测芯片的并行测试进行前期的准备工作；

对待测芯片进行测试初始化的工作，若初始化通过，则进行下一步，若初始化不通过，则测试结束，结果为待测芯片不合格；

对待测芯片进行功能测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；

对待测芯片进行参数测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；测试完成，并在软件单元界面显示测试结果。

本发明的有益效果如下：

(1)本发明通过多个待测芯片的并行测试，实现对大容量存储器芯片的高效率测试。相较于对芯片的逐一测试而言，并行测试可以降低测试成本和节省测试时间；

(2)本发明的测试方法可以测试多种不同的测试芯片，移植简单。

附图说明

图1示出了传统芯片测试方法中测试板示意图；

图2示出了根据本发明实施例提供的一种并行测试装置示意图；

图3示出了根据本发明实施例提供的一种并行测试装置设计方法步骤示意图；

图4示出了根据本发明实施例提供的一种并行测试方法步骤示意图；

图5示出了根据本发明实施例提供的测试软件测试步骤示意图；

图6示出了根据本发明实施例提供的四个待测芯片的测试板示意图。

具体实施方式

下面对本发明的具体实施例进行详细说明。在下面的描述中，出于解释而非限制性的目的，阐述了具体细节，以帮助全面地理解本发明。然而，对本领域技术人员来说显而易见的是，也可以在脱离了这些具体细节的其它实施例中实践本发明。

在此需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的设备结构和/或处理步骤，而省略了与本发明关系不大的其他细节。

如图2所示，根据第一实施例提供一种并行测试装置，包括待测芯片、测试机台、测试板和测试软件单元，待测芯片有n个，并行安装在所述测试板上，测试板上设置有n个待测芯片安装位置，保证每个测试芯片的管脚与测试通道连接，从而实现每个测试芯片的管脚与所述的测试机台连接；测试机台给待测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体；测试软件单元提供每个待测芯片的测试流程，并判断每个测试芯片的状态，在测试完成后将测试结果反馈到测试软件界面。

进一步的在一个实施例中，待测芯片的型号可不完全相同，待测芯片选取型号系列具有可比性、一般来说，选取容量较大的芯片作为并行测试的芯片意义更加显著，可以节省更多的测试时间，降低测试成本，提高测试效率。

进一步的在一个实施例中，测试机台的选择根据n个待测芯片的技术参数条件进行匹配选择；具体的，测试机台能够从测试速度、测试通道、算法图形、测试精度、测试的数据位数等方面满足多个芯片测试的基本条件。

进一步的在一个实施例中，测试板采用PCB制图软件来进行更加精准的版图的布局布线来避免信号之间的干扰，避免由于多通道与测试机台的连接引起信号传输间的相互串扰，同时进一步保证高速信号传输过程中的信号准确性。

进一步的在一个实施例中，测试软件单元为并行测试软件，该软件的功能是实现满足对n个待测芯片同时进行测试，并保证每个待测芯片的测试过程为相互独立测试，具体的测试软件单元包括对每个待测芯片测试程序的编写，程序设计应遵循芯片在测试过程中每个待测芯片均为相互独立运行的原则，即当其中任意一个芯片在测试过程中出现失效时，该芯片的测试结果不会影响其他待测芯片的测试,即其他(n-1)个待测芯片的测试继续执行,直到全部测试结束后,合格的芯片将回跳出测试程序,不合格的芯片将会等待再处理。

。在测试结束后，将待测芯片合格或不合格的结论反馈在测试软件单元界面。

根据第二方面，如图3所示，提供上述一种并行测试装置设计方法，该方法包括以下步骤：

步骤一，确定n个待测的芯片，并确定每个待测芯片的技术参数条件；

步骤二，根据待测芯片的数量和技术参数条件，选取测试板，进一步的在一个实施例中，所述的测试板上设计与待测芯片数量相等的安装位置；

步骤三，根据待测芯片的性能参数选取测试机台；进一步的在一个实施例中，测试机台的性能参数不能低于待测芯片的技术参数条件；

步骤四，根据待测芯片的数量和技术参数条件、测试板的原理图和测试机台的系统配置共同确定并行测试的流程及完成测试软件的编写。

进一步的在一个实施例中，测试板与测试机台之间的测试通道相匹配，并通过适当的方式进行连接，在一个实施例中，可采用PCB软件进行版图的设计，从而获得合适的PCB设计和布局布线，在另外的实施例中，可采用其他方式。

进一步的在一个实施例中，测试软件的设计方法为：

S5.1根据选取的待测芯片，通过测试软件实现待测芯片与测试板、测试机台的匹配连接；

S5.2根据待测芯片的数量和技术参数条件，设计测试软件中对所有待并行测试芯片的测试流程；

S5.3根据并行测试的需求，对测试软件进行设计，设计原则应遵循每个待测芯片均为相互独立运行的原则，即当其中任意一个芯片在测试过程中出现失效时，该芯片的测试结果不会影响其他待测芯片的测试,即其他(n-1)个待测芯片的测试继续执行,直到全部测试结束后,合格的芯片将回跳出测试程序,不合格的芯片将会等待再处理。

根据第三个实施例，如图4所示，提供上述一种并行测试方法，该方法包括以下步骤：

步骤一，对并行测试设备供电并初始化；

步骤二，测试软件对每个待测芯片同时进行测试；

步骤三，若所有测试项目合格，则本待测芯片测试合格，若任一测试项目不合格，则本待测芯片的测试结果为不合格，测试过程结束。

进一步的在一个实施例中，如图5所示，测试软件的测试方法为：

S2.1对用于并行测试的装置进行同步及初始化的工作，为待测芯片的并行测试进行前期的准备工作；

S2.2对待测芯片进行测试初始化的工作，若初始化通过，则进行下一步，若初始化不通过，则测试结束，结果为待测芯片不合格；

S2.3对待测芯片进行功能测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；

S2.4对待测芯片进行参数测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；测试完成，并在软件单元界面显示测试结果。

为了更好的阐述本发明，在一个具体的实施例中，采用EPCS64SI6N芯片为待测芯片，每次测试的待测芯片数为4个，其测试板的安装示意图如图6所示，EPCS64SI6N芯片为ALTERA公司生产的一款64M容量FLASH芯片。该芯片内部主要包括外部管脚、控制逻辑单元、输入/输出移位寄存器、地址计数器、解码逻辑单元、数据缓冲器、状态寄存器、存储单元阵列等部分。用户通过外部管脚对芯片进行读写等各种操作，实现数据的存取；控制逻辑通过读取外部控制管脚电平来控制存储器的工作方式；输入/输出移位寄存器读取外部管脚写入的地址、数据和命令，并把不同的信息分别传输给地址计数器、数据缓冲器和状态寄存器；解码单元通过解析地址计数器的地址访问指定的存储单元；数据缓冲器在相应的地址和存储单元进行数据交换；状态寄存器用来指示和控制芯片的工作状态。各个单元相互配合协作，实现FLASH的工作。

EPCS64SI16N芯片总共具有16个管脚，包括3个VCC电源管脚、8个NC 空管脚、1个nCS片选端、1个ASDI数据输入端、1个DATA数据输出端、1 个nCLK时钟端还有1个GND对地端。通过研究芯片的读时序图，当nCS拉低选中芯片后，通过ASDI端输入读操作码和读地址。在操作结束前，ASDI端输入的任何数据都可以被忽略。指定地址中的数据(D7-D0)将通过DATA引脚输出。如果只需要读取一个字节的数据，nCS应该在数据输出后变高。读序列能够进行地址的自动累加实现数据的连续输出。当地址溢出时，地址计数器将返回最低位地址从而实现内部存储单元的连续读周期。读时序是对芯片数据进行读出的一个操作，同时还需要研究芯片的写时序过程。通过研究芯片的写时序图，EPCS64SI16N进行编程时，需要执行两条不同的指令。首先芯片必须先执行写使能指令(WREN)，其次再执行写指令。需要被写入的地址必须不在被保护的地址区域内。在编程过程中，除了RDSR(读取寄存器)指令外，其它输入指令将被忽略。写指令需要以下的操作，当nCS拉低选择该芯片后，通过ASDI 端口依次输入写操作码、地址和待编程的数据(D7-D0)。编程操作将在nCS拉高后开始(nCS由低到高的跳变必须发生在D0位数据被时钟采样后，DCLK 的低电平期间)芯片的Ready/Busy状态可以通过读状态寄存器指令(RDSR) 进行观察。如果状态寄存器bit0＝1，则芯片仍在编程中，如果bit0＝0，则表示编程已结束。在编程期间，只有读状态寄存器指令RDSR可以被执行。EPCS64SI16N支持多字节的页写操作。当接收完所有的数据后，低8位地址将内部累加，高位地址不变。如果接收的数据超过了按页写的字节数，地址计数器将会溢出，新接收到数据将会覆盖原有的接收数据。在编程结束后， EPCS64SI16N将自动进入编程禁止状态。在相应的测试管脚与通道进行对应，制作合适的硬件，然后依据管脚与通道连接的结果再对测试软件修改。之后依次编译测试程序、调用测试程序，最后进行多芯片并行测试。

综上，本发明实施例实现了待测芯片的并联测试，在大容量存储器芯片测试中有更高的测试效率，同时降低测试成本和节省测试时间。

如上针对一种实施例描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施例中使用，和/或与其它实施例中的特征相结合或替代其它实施例中的特征使用。

应该强调，术语“包括/包含”在本文使用时指特征、整件、步骤或组件的存在，但并不排除一个或更多个其它特征、整件、步骤、组件或其组合的存在或附加。

这些实施例的许多特征和优点根据该详细描述是清楚的，因此所附权利要求旨在覆盖这些实施例的落入其真实精神和范围内的所有这些特征和优点。此外，由于本领域的技术人员容易想到很多修改和改变，因此不是要将本发明的实施例限于所例示和描述的精确结构和操作，而是可以涵盖落入其范围内的所有合适修改和等同物。

本发明未详细说明部分为本领域技术人员公知技术。

Claims (10)

1.一种并行测试装置，其特征在于，包括待测芯片、测试机台、测试板和测试软件单元，所述的待测芯片有n个，并行安装在所述测试板上，所述测试板上设置有n个待测芯片安装位置，保证每个测试芯片的管脚与测试通道连接，从而实现每个测试芯片的管脚与所述的测试机台连接；所述的测试机台为测试芯片提供测试的电信号、数据的传输和测试软件单元安装的载体；所述的测试软件单元应设定并行测试过程中每个待测芯片的测试流程，同时在测试过程中判断每个测试芯片的状态，并将最终的测试结果反馈到软件单元界面。

2.根据权利要求1所述的一种并行测试装置，其特征在于，一次并行测试的过程中所参与的待测芯片的型号是相同的。

3.根据权利要求1所述的一种并行测试装置，其特征在于，所述的测试机台的选择根据n个待测芯片的技术参数条件进行匹配选择。

4.根据权利要求1所述的一种并行测试装置，其特征在于，所述的测试软件单元为并行测试软件，对n个待测芯片同时进行测试，并保证每个待测芯片的测试均为相互独立测试。

5.如权利要求1-4所述的一种并行测试装置设计方法，其特征在于，该方法包括以下步骤：

确定n个待测的芯片，并确定每个待测芯片的技术参数条件；

根据待测芯片的数量和技术参数条件，选取测试板；

根据待测芯片的技术参数条件选取测试机台；

根据待测芯片的数量和技术参数条件、测试板的原理图和测试机台的系统配置共同确定并行测试的流程及完成测试软件的编写。

6.根据权利要求5所述的一种并行测试装置设计方法，其特征在于，所述的测试板上设计与待测芯片数量相等的安装位置。

7.根据权利要求5或6所述的一种并行测试装置设计方法，其特征在于，所述的测试机台的性能参数不能低于待测芯片的技术参数条件。

8.根据权利要求5或6所述的一种并行测试装置设计方法，其特征在于，所述的测试软件的设计方法为：

根据选取的待测芯片，通过测试软件实现待测芯片与测试板、测试机台的匹配连接；

根据待测芯片的数量和测试机台的使用资源，设计测试软件完成所有待并行测试芯片的测试流程；

根据并行测试的需求，对测试软件进行设计，设计原则应遵循每个待测芯片相互独立运行的原则，即当其中任意一个芯片在测试过程中出现失效时，该芯片的测试结果并不会影响其他(n-1)芯片的测试；其它(n-1)芯片的测试继续执行，直到全部测试结束。

9.使用如权利要求1-4所述的一种并行测试装置的并行测试方法，其特征在于，该方法包括以下步骤：

对并行测试装置供电并初始化；

测试软件对每个待测芯片同时进行测试；

所有功能和参数测试合格，则本待测芯片测试合格，若任一功能和参数测试不合格，则对本待测芯片的测试结果为不合格，测试过程结束。

10.根据权利要求9所述的一种并行测试方法，其特征在于，所述的测试软件的测试方法为：

对用于并行测试装置进行同步及初始化的工作，为芯片的并行测试进行前期的准备工作；

对待测芯片进行测试初始化的工作，若初始化通过，则进行下一步，若初始化不通过，则测试结束，结果为待测芯片不合格；

对待测芯片进行功能测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；

对待测芯片进行参数测试，若测试合格，则进行下一步，若测试不合格，则测试完成，结果为待测芯片不合格；测试完成，并在软件单元界面显示测试结果。

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