CN102446557B - 一种芯片和一种芯片并行测试的方法 - Google Patents

Abstract

本发明提供了一种芯片和一种芯片平行测试的方法，其中的芯片具体包括：多个并口；接口转换单元，包括多个接口，其中，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连，包括：串行接收模块，用于串行接收来自所述测试机台的测试数据；及并行输入模块，用于在接收完毕后，将所述测试数据并行输入至所述多个并口；处理单元，用于针对所述多个并口的测试数据，处理得到相应的处理数据；及并转串输出单元，用于将所述多个并口的处理数据，通过并转串的方法输入至所述接口转换单元；所述接口转换单元还包括：串行输出模块，用于将所述处理数据，串行输出至所述测试机台。本发明用以提高芯片的并行测试速度，降低测试成本。

Description

一种芯片和一种芯片并行测试的方法

技术领域

本发明涉及半导体芯片测试技术领域，特别是涉及一种芯片和一种芯片并行测试的方法。

背景技术

随着微电子技术的飞速发展，并行芯片测试被引入印刷电路板、通讯产品和片上系统等集成电路领域并得到广泛应用。并行芯片测试指在同一时间内完成多项测试任务，包括在同一时间内完成对多个待测芯片的测试，或者，在单个待测芯片上异步或者同步地运行多个测试任务，同时完成对待测芯片多项参数的测量。

在并行测试时，待测芯片安装在探针台中，通过探针卡与测试机台相连，由测试机台通过执行测试指令以完成对待测芯片的测试过程，其中，探针卡的探针与芯片引脚(pin)一一连接。

现有的待测芯片通常有很多的数据线和地址线，导致很多的pin；以64Mbit Flash为例，其需要22根地址线加16根数据线，以及控制使能信号，总共需要64个pin；所述大数量的pin会产生如下问题：

1、由于探针与pin的一一连接，会需要大数量的探针，从而导致探针卡成本的急剧增加；

2、由于测试机台的测试通道有限，假设为256个，那么其只能和256个pin相连；这样，在一颗待测芯片具有64个pin的情况下，每次只能对4(256/64＝4)颗芯片进行测试。这样很难有高的并测数，导致测试时间和测试成本的增加。

总之，需要本领域技术人员迫切解决的一个技术问题就是：如何能够提高芯片的并行测试速度，降低测试成本。

发明内容

本发明所要解决的技术问题是提供一种芯片和一种芯片并行测试的方法，用以提高芯片的并行测试速度，降低测试成本。

为了解决上述问题，本发明公开了一种芯片，包括：

多个并口；

接口转换单元，包括多个接口，其中，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连，包括：

串行接收模块，用于串行接收来自所述测试机台的测试数据；及

并行输入模块，用于在接收完毕后，将所述测试数据并行输入至所述多个并口；

处理单元，用于针对所述多个并口的测试数据，处理得到相应的处理数据；及

并转串输出单元，用于将所述多个并口的处理数据，通过并转串的方法输入至所述接口转换单元；

所述接口转换单元还包括：

串行输出模块，用于将所述处理数据，串行输出至所述测试机台。

优选的，所述接口转换单元包括移位寄存器；

所述测试数据为二进制码；

所述串行接收模块，具体用于在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

优选的，多个移位寄存器与所述多个并口一一对应，其中，第一个移位寄存器用于存储所述串行接收模块接收的二进制码；

所述并行输入模块包括：

转移子模块，用于在时钟的控制下，将某一并口的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

输入子模块，用于将所述多个移位寄存器的二进制码，并行输入至相应的并口。

优选的，所述并转串输出单元包括：

第一并行输入模块，用于将所述多个并口的处理数据，并行输入至并口寄存器；

第一串行输出模块，用于将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。

依据另一实施例，本发明还公开了一种芯片并行测试的方法，包括：

接口转换单元串行接收来自测试机台的测试数据，其中，所述接口转换单元位于待测芯片内部，其包括多个接口，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连；

在接收完毕后，将所述测试数据并行输入至所述多个并口；

针对所述多个并口的测试数据，处理得到相应的处理数据；

将所述多个并口的处理数据，通过并转串的方法输出至所述接口转换单元；

所述接口转换单元将所述处理数据，串行输出至所述测试机台；

依据所述处理数据，得到该待测芯片的测试结果。

优选的，所述接口转换单元包括移位寄存器；

所述测试数据为二进制码；

所述串行接收步骤为，在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

优选的，多个移位寄存器与所述多个并口一一对应，其中，第一个移位寄存器用于存储所述串行接收的二进制码；

所述并行输入步骤包括：

在时钟的控制下，将某一并口的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

将所述多个移位寄存器的二进制码，并行输入至相应的并口。

优选的，所述通过并转串的方法输入至所述接口转换单元的步骤，包括：

将所述多个并口的处理数据，并行输入至并口寄存器，其中，所述并口寄存器位于所述待测芯片内部；

将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。

与现有技术相比，本发明具有以下优点：

本发明在芯片中设计接口转换单元，该接口转换单元可用于通过SPI接口在测试机台和待测芯片之间进行同步串行数据传输，以及，与芯片内部的所述多个并口交换数据；由于同步串行数据传输只需占用小数量的引脚，故在芯片并行测试时，一颗芯片只需占用测试机台的小数量探针，因此，相对于现有技术一颗芯片占用与并口数量相当的探针数量，本发明能够提高测试机台的并测数，且能够提高测试速度和降低测试成本。

附图说明

图1是本发明一种芯片实施例的结构图；

图2是本发明的一种应用示例；

图3是本发明一种并行测试方法实施例的流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

本发明的核心构思之一在于，在芯片中设计接口转换单元，该接口转换单元可用于将芯片的多个并口(pin)转换为SPI(串行外围接口，SerialPeripheral Interface)接口，使得可以通过所述SPI接口在测试机台和待测芯片之间进行同步串行数据传输；由于同步串行数据传输只需占用小数量的引脚，故在芯片并行测试时，一颗芯片只需占用测试机台的小数量探针，因而能够提高测试机台的并测数目，提高测试速度和降低测试成本。

参照图1，示出了本发明一种芯片实施例的结构图，具体可以包括：

多个并口101；

接口转换单元102，包括多个接口12A，其中，所述接口12A与所述多个并口101相连，且所述接口12A与测试机台的探针一一对应相连，具体可以包括：

串行接收模块121，用于串行接收来自所述测试机台的测试数据；及

并行输入模块122，用于在串行数据接收完毕后，将所述测试数据通过接口12A并行输入至所述多个并口101；

处理单元103，用于针对所述多个并口101的测试数据，处理得到相应的处理数据；及

并转串输出单元104，用于将所述多个并口的处理数据，通过并转串的方法输入至所述接口转换单元；

所述接口转换单元102还可以包括：

串行输出模块123，用于将所述处理数据，串行输出至所述测试机台。

在实际中，接口转换单元102可通过接口12A在测试机台和待测芯片之间进行同步串行数据传输，以及，在待测芯片内部，通过接口12A与所述多个并口101交换数据。

在具体实现中，接口转换单元102可通过移位寄存器来实现上述数据传输。通常，所述测试数据会以二进制码的形式，这样，在所述接口转换单元中包括移位寄存器时，

所述串行接收模块121，可具体用于在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

以74LS194移位寄存器为例，其可通过控制输入端S1和S0进行移位方向控制的；例如，在S0为高电平时，二进制码(例如1101)在时钟的控制下由高到低逐位移入，也即按1→1→0→1次序逐位输入，以实现串行接收。

考虑到将所述测试数据输入至相应的并口101的需求，可以设置多个移位寄存器与所述多个并口101一一对应，其中，可设置第一个移位寄存器用于存储所述串行接收模块121接收的数据；

所述并行输入模块122具体可以包括：

转移子模块，用于在时钟的控制下，将某一并口101的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

输入子模块，用于将所述多个移位寄存器的二进制码，通过并口12A并行输入至相应的并口101。

这里，所述第一个移位寄存器与其它移位寄存器可具有级联关系；假设所述串行接收模块121接收测试数据的顺序为：并口0、并口1...，则可以在并口1的二进制码移入第一个移位寄存器的同时，将并口0的二进制码转移至相应的移位寄存器。

以上通过在接口转换单元102中设置多个移位寄存器，以实现串行接收模块121和并行输入模块122的工作流程；可以理解，本领域技术人员还可以根据实际需求，采用其它结构的接口转换单元102。例如，所述接口转换单元102可以是是以主从方式工作的通用SPI接口，在该主从方式工作下，所述接口转换单元102通常包括一个主器件和一个或多个从器件接口，等等。只需能够实现串行接收和并行输入的工作流程即可，本发明对接口转换单元102的具体结构不加以限制。

以74LS194移位寄存器为例，说明串行输出模块123的工作原理。假设在S0为高电平时，所述并转串输出单元104将所述处理数据的二进制码，由高到低逐位移入移位寄存器；那么，在S1为低电平时，该移入移位寄存器处于向右移位的工作状态，所述二进制码在时钟的控制下逐位移出(低位在前，高位在后)，能够实现串行移出。

无论是串行接收模块121串行接收来自测试机台的测试数据，还是串行输出模块123将处理数据串行输出至测试机台，本发明实施例均是通过接口12A在测试机台和待测芯片之间进行同步串行数据传输；而根据同步串行数据传输协议，所述数据传输仅需要小数量的信号线，如用于产生时钟的串行时钟(SCLK，serial clock)、串行数据输出(SDO，serial data output)、串行数据输入(SDI，serial data iutput)等，故只需要小数量的探针与相应接口连成所述信号线。

参照图2，在本发明的一种应用示例中，待测芯片201安装在探针台202中，通过探针台202与测试机台203相连，所述探针台202可以包括多个探针221；

所述待测芯片201具体可以包括：

64个并口211(Parallel Interface)：P0、P1、P2、P3、P4、P5、P6、P7、P8...P63，其中，包括22个地址并口、16个数据并口以及其它控制并口等；

接口转换单元212，该接口转换单元212包括多个接口212A，其中的64个与所述64个并口211一一对应连接，用于将测试数据并行输入至所述并口211；其中的8个(SCLK、SDO、SDI等)分别与所述探针221一一对应连接，用于进行同步串行数据传输；其中的1个用于串行接收并转串输出单元214的处理数据；

处理单元213，用于针对所述多个并口211的测试数据，处理得到相应的处理数据；及

并转串输出单元214，用于将所述多个并口211的处理数据，通过并转串的方法输入至所述接口转换单元212。

假设测试机台有256个测试通道，也即探针221数量为256，相对于现有技术，在并行测试时，每次只能对4(256/64＝4)颗芯片进行测试，由于本发明中一颗待测芯片只需占用其中的8个测试通道，可以对32(256/8＝32)颗芯片进行并测，因而能够大大提高并测数，提高测试速度以及降低测试成本。

可以理解，上述同步串行数据传输占用引脚(接口)的数量8只是作为示例，本领域技术人员可以根据实际需要，采用其它数量的引脚，如4、5、6等，一颗待测芯片占用测试通道的数量也会相应改变，本发明对此不加以限制。

虽然接口转换单元212在进行接口转换时花费了部分时间，但这部分时间仅占被测时间非常少的一部分，因此对整个测试时间影响很小，也即，对测试性能的影响很小

需要说明的是，接口转换单元212仅用于芯片测试过程中，在测试通过、芯片封装前，可以关闭接口转换单元212，因而它不会影响用户对芯片的实际使用效果。

在本发明的一种优选实施例中，所述并转串输出单元214可以进一步包括：

第一并行输入模块，用于将所述多个并口的处理数据，并行输入至并口寄存器；

第一串行输出模块，用于将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。

与前述芯片实施例相应，本发明还公开了一种并行测试方法实施例，参照图3，具体可以包括：

步骤301、接口转换单元串行接收来自测试机台的测试数据，其中，所述接口转换单元位于待测芯片内部，其包括多个接口，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连；

步骤302、在接收完毕后，将所述测试数据并行输入至所述多个并口；

步骤303、针对所述多个并口的测试数据，处理得到相应的处理数据；

步骤304、将所述多个并口的处理数据，通过并转串的方法输出至所述接口转换单元；

步骤305、所述接口转换单元将所述处理数据，串行输出至所述测试机台；

步骤306、依据所述处理数据，得到该待测芯片的测试结果。

本发明可以应用于各种半导体芯片的并行测试；例如，为了验证存储器产品的正确性，在产品出厂前均会对存储器芯片进行一连串的测试流程。这些存储器产品可以包括非挥发性存储器产品(例如，快闪存储器Flash，或是可电除可编程只读存储器EEPROM等)，也可以包括OTP(一次性可编程，One Time Programmable)类存储器。

在实际中，所述接口转换单元可通过接口12A在测试机台和待测芯片之间进行同步串行数据传输，以及，在待测芯片内部，通过接口12A与所述多个并口101交换数据。

在具体实现中，所述接口转换单元可通过移位寄存器来实现上述数据传输。例如，在所述接口转换单元包括移位寄存器，所述测试数据为二进制码时，

所述步骤301可以为，在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

进一步，可以在在所述接口转换单元中，设计多个移位寄存器与所述多个并口一一对应，其中，第一个移位寄存器可用于存储所述串行接收的二进制码；

此时，所述并行输入步骤302可以包括：

在时钟的控制下，将某一并口的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

将所述多个移位寄存器的二进制码，并行输入至相应的并口。

在本发明的一种优选实施例中，所述步骤304可以包括：

将所述多个并口的处理数据，并行输入至并口寄存器，其中，所述并口寄存器位于所述待测芯片内部；

将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于方法实施例而言，由于其与芯片实施例基本相似，所以描述的比较简单，相关之处参见芯片实施例的部分说明即可。

以上对本发明所提供的一种芯片和一种芯片并行测试的方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种芯片，其特征在于，包括：

多个并口；

接口转换单元，包括多个接口；

其中，所述接口转换单元用于将所述多个并口转换为串行外围接口，以通过所述串行外围接口在测试机台和待测芯片之间进行同步串行数据传输；

其中，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连；所述接口转换单元还包括：

串行接收模块，用于串行接收来自所述测试机台的测试数据；及

并行输入模块，用于在接收完毕后，将所述测试数据并行输入至所述多个并口；

所述芯片还包括：处理单元，用于针对所述多个并口的测试数据，处理得到相应的处理数据；及，并转串输出单元，用于将所述多个并口的处理数据，通过并转串的方法输入至所述接口转换单元；

所述接口转换单元还包括：

串行输出模块，用于将所述处理数据，串行输出至所述测试机台；

其中，所述接口转换单元通过接口在测试机台和待测芯片之间进行同步串行数据传输，以及，在待测芯片内部，通过接口与所述多个并口交换数据。

2.如权利要求1所述的芯片，其特征在于，所述接口转换单元包括移位寄存器；

所述测试数据为二进制码；

所述串行接收模块，具体用于在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

3.如权利要求2所述的芯片，其特征在于，多个移位寄存器与所述多个并口一一对应，其中，第一个移位寄存器用于存储所述串行接收模块接收的二进制码；

所述并行输入模块包括：

转移子模块，用于在时钟的控制下，将某一并口的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

输入子模块，用于将所述多个移位寄存器的二进制码，并行输入至相应的并口。

4.如权利要求1所述的芯片，其特征在于，所述并转串输出单元包括：

第一并行输入模块，用于将所述多个并口的处理数据，并行输入至并口寄存器；

第一串行输出模块，用于将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。

5.一种芯片并行测试的方法，其特征在于，包括：

接口转换单元串行接收来自测试机台的测试数据，并将多个并口转换为串行外围接口，以通过所述串行外围接口在测试机台和待测芯片之间进行同步串行数据传输；其中，所述接口转换单元位于待测芯片内部，其包括多个接口，所述接口与所述多个并口相连，且所述接口与测试机台的探针一一对应相连；

在接收完毕后，将所述测试数据并行输入至所述多个并口；

针对所述多个并口的测试数据，处理得到相应的处理数据；

将所述多个并口的处理数据，通过并转串的方法输入至所述接口转换单元；

所述接口转换单元将所述处理数据，串行输出至所述测试机台；

依据所述处理数据，得到该待测芯片的测试结果；

其中，所述接口转换单元通过接口在测试机台和待测芯片之间进行同步串行数据传输，以及，在待测芯片内部，通过接口与所述多个并口交换数据。

6.如权利要求5所述的方法，其特征在于，所述接口转换单元包括移位寄存器；

所述测试数据为二进制码；

所述串行接收步骤为，在时钟的控制下，将所述二进制码由高到低或者由低到高逐位移入所述移位寄存器。

7.如权利要求6所述的方法，其特征在于，多个移位寄存器与所述多个并口一一对应，其中，第一个移位寄存器用于存储所述串行接收的二进制码；

所述并行输入步骤包括：

在时钟的控制下，将某一并口的二进制码从所述第一个移位寄存器，转移至相应的移位寄存器；

将所述多个移位寄存器的二进制码，并行输入至相应的并口。

8.如权利要求5所述的方法，其特征在于，所述通过并转串的方法输入至所述接口转换单元的步骤，包括：

将所述多个并口的处理数据，并行输入至并口寄存器，其中，所述并口寄存器位于所述待测芯片内部；

将所述并口寄存器中的处理数据，串行输出至所述接口转换单元。