CN103901402A - 重构fpga雷达数字信号处理组件及方法 - Google Patents

Abstract

本发明公开了重构FPGA雷达数字信号处理组件及方法。此组件及技术属于数字信号处理技术领域。本发明通过固定的FPGA运算单元，丰富的固定外围接口方式，搭配一种统一的可定制的灵活外围接口方式，实现了在通信、雷达、卫星、图像处理、遥感测绘、地震地质信号分析、海洋及气象信号分析以及其他密集高带宽数字信号处理需求下的多领域通用高性能数字信号处理硬件平台。

Description

重构FPGA雷达数字信号处理组件及方法

技术领域

本发明涉及雷达数字信号的处理领域中，特别涉及重构FPGA雷达数字信号处理组件及方法。

背景技术

随着计算机及信息技术的高速发展，数字信号处理技术应运而生并随之急速发展。数字信号处理技术应用范围广泛渗透至通信、雷达、卫星、图像处理、遥感测绘、地震地质信号分析、海洋及气象信号分析等领域。在前数字信号领域实际应用中，对于处理系统的并行性、运算速度、处理带宽、算法灵活度等性能越来越宽也越来越高。单单以提高处理系统运算单元的主频为手段的办法已经越来越不能满足处理要求。不同领域对于数字信号处理系统的具体需求不一而足，目前领域中专用的数字信号处理系统大多仅能满足专用领域内的需求，没有办法做到灵活通用满足大部分领域的需求。信号处理平台的通用性及灵活性变得极其重要。例如，目前在雷达信号模拟及处理的领域中，典型的信号处理机硬件结构（如图1所示）中，会根据一部雷达的体制、工作模式、应用场合和需求来制定具体的信号处理机指标，并且根据指标选用满足需求的ADC、DAC、存储器、处理器（如FPGA/DSP）芯片，然后根据选用好的芯片、模块器件进行硬件研发。硬件研发是整个开发过程中时间较为漫长的一个部分，从原理图设计，PCB设计到制版再到焊接调试，视复杂度一般需要三个月到半年的时间。处理机研发完成后，一般只能满足体制相同，工作模式相近，应用场合和需求相仿的雷达使用。这样的信号处理机性能高，但是针对不同的雷达或者场合则需要专门去研制，导致研发周期加长，研发风险变大。从而不能满足信号处理领域的新需求。

在发明人实现本发明过程中，发现现有技术中有以下缺陷，现有技术中。雷达信号模拟及处理的领域中，典型的信号处理机硬件结构中，会根据一部雷达的体制、工作模式、应用场合和需求来制定具体的信号处理机指标，并且根据指标选用满足需求的ADC、DAC、存储器、处理器（如FPGA/DSP）芯片，从而在系统实际需要调整及在功能上需要扩展时，要重新对系统硬件布局进行调整，不能满足信号处理领域不断发展的需要。

发明内容

针对现有技术中的缺陷，本发明解决了现有FPGA雷达数字信号处理装置不可扩展及重构的问题。

为了解决以上技术问题本发明提供了重构FPGA雷达数字信号处理组件，具体包括：母板及子卡，所述母板上配置FPGA及扩展插口，该FPGA包括：雷达信号处理单元及接口模块，所述接口模块与所述雷达信号处理单元的数字接口定义一致并与所述扩展插口连接；所述子卡包括：雷达信号处理单元子卡，该子卡的接口定义与所述扩展插口定义相同。

同时本发明还提供了一种重构FPGA雷达数字信号处理方法，包括以下步骤：

在本地总线上配置扩展端口；

轮询扩展端口上电状态，若上电，则根据所述扩展端口信息匹配本地处理单元端口类型确定子卡处理单元类型，根据所述子卡处理单元及本地处理单元确定当前处理单元；若未上电，则根据本地处理单元匹配为当前处理单元；

根据所述当前处理单元进行雷达数字信号处理。

与现有技术相比，本发明实施例具有以下几方面优点：

1.本发明所涉及的是一种基于FPGA及插件重构技术的通用信号处理平台。平台采用了高性能的FPGA运算单元以及灵活可重构的系统架构。在具备强大的数字信号处理能力、满足各种领域信号处理算法复杂度和实时性要求的同时，又可以灵活构建不同领域内的数字信号处理系统。不需要对不同的领域内信号处理需求进行单独的系统研制开发，缩短系统开发周期。

2.重构接插件接口采用了EMIF，DDR2、DDR3、QDR、RocketIO，GTP，PCI-E等高速接口技术，大幅度提高了数据交换带宽。

3.重构的系统结构除了硬件平台可以灵活复用，FPGA内部的接口编程同样也可以对应灵活复用，系统研制及维护成本可以显著降低。

4.本发明定义了一种通用的重构功能接口规范，FPGA的接口程序可以与FPGA的算法开发实现相对独立，提高了信号处理算法的可移植性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1：是本发明现有FPGA雷达数字信号处理系统的示意图；

图2：是本发明一种重构FPGA雷达数字信号处理组件的组成示意图；

图3：是本发明中另一种重构FPGA雷达数字信号处理组件的组成示意图；

图4：是本发明中重构FPGA雷达数字信号处理组件包括双FPGA装置的组成示意图；

图5：是本发明中重构FPGA雷达数字信号处理组件包括双FPGA装置的另一种组成示意图；

图6：是本发明重构FPGA雷达数字信号处理方法的步骤示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中提供了重构FPGA雷达数字信号处理组件，如图2所示，

重构FPGA雷达数字信号处理组件，包括：母板11及子卡12，所述母板11上配置FPGA13及扩展插口14，该FPGA包括：雷达信号处理单元131及接口模块132，所述接口模块132与所述雷达信号处理单元131的数字接口定义一致并与所述扩展插口连接；所述子卡12为雷达信号处理单元子卡121，该子卡的接口定义与所述扩展插口定义相同。所述FPGA还包括：存储单元133、通讯单元134。所述扩展插口14包括：多个接口模块14，所述多个接口模块14分别与所述存储单元133及所述通讯单元134的数字接口定义一致并与多个扩展插口分别连接；所述子卡包括：存储单元子卡123及通讯单元子卡122，所述存储单元子卡123及通讯单元子卡122的接口定义与所述扩展插口定义相同。

作为本实施例中另外一种优选方案，如图3所示，也可以设计为单独的扩展插口与单独接口模块，从而根据实际需要上述单独的扩展插口与单独接口模块可从与所述多个子卡相匹配，所述单独接口模块132包括：切换单元1321及当前接口单元1322，所述当前接口单元1322中包括：所述雷达信号处理单元131、存储单元133、通讯单元134的数据接口类型，所述切换单元1321根据子卡上电信息确认子卡类型，从所述雷达信号处理单元131、存储单元133或通讯单元134中确认所述接口模块1322的当前接口类型，上述识别过程可通过子卡的上电接口定义实现，如雷达信号处理单元子卡121，可将上电管脚约定为第一号或第一及第二号管脚，同时其他的单元子卡约定为其他的管脚，从而实现对上述多个子卡的识别，或是通过对其中几个管脚的约定，组成关键字对单元子卡进行识别；；所述子卡包括：雷达信号处理单元子卡121、存储单元子卡123及通讯单元子卡122，所述子卡的接口与所述扩展插口相应，所述不同子卡的上电信息不同。所述母板11上还配置电源处理分配模块15及时钟分配模块16。

作为本实施例的一种优选方案，为使处理装置可以及时散热，所述母板11还包括：散热冷板，所述散热冷板通过多个支承柱固定连接于所述母板11的器件侧，所述散热冷板与所述母板11间填充硅脂。

如图4所示，本雷达处理装置，包括一块硬件母板HQGF-CPCI-V4。硬件母板上安置电源处理分配模块；硬件母板上设置时钟分配模块；硬件母板设置主运算单元FPGA13处理芯片和协处理芯片147；FPGA13与协处理芯片147通过总线连接实现控制信息及数据交互；硬件母板设置可重构扩展功能接插件141,142与FPGA13高速连接并实现数据交互；硬件母板设置可重构扩展存储接插件144与FPGA13高速连接并实现存储数据交互；硬件母板设置多平台同构接插件143与FPGA13高速连接。同时在包含一个FPGA主运算单元的基础上还可以包括一个协处理单元147，两个可重构扩展功能接插件141,142，一个可重构扩展存储接插件144，复位开关，板载存储器，以太网口，JTAG调试器接口，串口，PCI总线接口。所述母板为CPCI-6U标准结构，电源处理分配模块15负责分配板上所有器件所需的电源。协处理器芯片147与FPGA处理芯片13、以太网接口、板载动态随机存储器、板载非易失性存储器、JTAG调试接口、串口、PCI总线接口相连。上述FPGA主运算单元13及协处理单元147可以为两个或两个以上。同时上述FPGA核心运算单元之间使用高速链路接口连接，从而满足高速计算的需要。上述母板上为装配方便还可包括：固定孔，定位销，起拔器，紧锁装置。所述的定位销，起拔器，紧锁装置通过固定孔固定在板卡上。

本装置采用了固定处理核心的母板与定制的功能子板/存储子板通过接插件结合的可重构系统结构。子板接插件采用高速稳固可靠产品，保证可以跟母板实现高速数据传输，而功能子板则可以根据实际应用需求设计，包括但不限于各类高速ADC，DAC，DRFM，光通信，大容量NAND-FLASH，高速DRAM等功能子板。母板有固定的一个或多个高性能可编程FPGA信号运算单元。每个运算单元包含一片高性能FPGA芯片。母板还有固定的协处理器，完成板卡运算单元信息的配置和控制，以及复位开关、以太网、串口、PCI等基本接口的管理与数据传输。协处理器与FPGA之间通过高速通信接口协议连接进行数据交互。母板高速接插件直接连接母板FPGA，通过FPGA实现EMIF，DDR2、DDR3、QDR、RocketIO，GTP，PCI-E等丰富的高速接口，丰富可重构的子板类型与子板功能。达到平台通用化的设计目的。高速接插件类型分为三种，功能子卡接插件，存储子卡接插件，多平台同构通信接插件。不同的接插件针对不同的链接对象。功能子卡接插件主要用于各类数据采集，数据回放或数据通信功能型的子卡；存储子卡接插件主要用于各类FLASH/DRAM等存储器子卡；多平台同构通信接插件则是应用于本平台多板卡并行同构互联时候的数据通信。功能子卡接插件及存储子卡接插件可以接插不同的子卡；而多平台同构通信接插件只用于本平台的多板卡同构互联。针对母板接入的不同的功能子卡，本发明也包括了FPGA对应不同功能子卡下开发的子卡接口程序，子卡接口程序与子卡对应。在开发FPGA逻辑算法时候开发人员可以直接根据当前平台配置的功能子卡来选用，无需再次开发。母板上设置了时钟分配模块，时钟分配模块具有多个输入方式：1.通过母板时钟输入口；2.通过重构功能子卡接插件输入；3.通过板载时钟生成芯片产生。时钟分配模块通过灵活的来源选择控制及功率分配选择控制，来选择FPGA信号运算单元所使用的处理时钟。时钟分配模块可以满足平台在雷达等需要模数/数模转换的信号处理领域中对于时钟同步的需求。例如，基于本发明的一个典型应用。研发人员获得一部雷达信号处理机的研制要求，先根据一部雷达的体制、工作模式、应用场合和需求来制定具体的处理机指标。然后根据不同的应用体制及指标需求来选用满足指标的ADC，DAC或者存储器子卡模块，然后将对应的子卡模块和母板结合，快速构成处理机原型。开发人员可以跳过原理图设计、PCB制板、焊接即硬件调试的部分，直接进入FPGA逻辑算法设计部分，大大缩短了硬件研发周期。在研制需求发生变更的时候，可以通过直接更换满足新指标需求的子卡来调整硬件平台，以适应更宽泛的雷达体制、工作模式和应用场合的变化。

如图5所示，基于本发明通用硬件装置QPLAT应用于雷达信号模拟系统，包括CPCI机箱151，通用平台母板152，高速ADC功能子板153，高速DAC功能子板154，大容量NAND-FLASH存储子板155，以太网电缆及监控计算机。

QPLAT有一个FPGA运算单元152，选用xilinx公司的virtex6系列SX315T型号高性能FPGA；协处理器156选用xilinx公司的virtex5系列LX50T型号高性能FPGA来构建，同时配备了64MB；QPLAT搭载两个功能子卡，分别是1.5G高速ADC153与1.5G高速DAC154；QPLAT搭载一个存储子卡SLC-32G NAND-FLASH155，子卡具有32GB存储容量及800MB/s的访问带宽；QPLAT使用了千兆以太网接口，通过外接监控计算机来对QPLAT进行监测控制。

协处理器156与千兆以太网之间通过标准802.11以太网协议进行连接；协处理器156与CPCI机箱151通过标准PCI协议进行连接；协处理器156与FPGA运算单元152以自定义的LINK高速协议进行连接；

FPGA运算单元152与高速ADC接口子卡及高速DAC接口子卡均通过serdes传输协议连接。ADC153将采集转换到的高速数据传输至FPGA运算单元152；FPGA单元152将处理好的高速数据传输至DAC154。

FPGA运算单元152与SLC-32G NAND-FLASH子卡155通过普通并行IO协议连接。SLC-32G NAND-FLASH子卡155可以存储系统从ADC153采集所得数据，也可以存储监控计算机预置数据提供给雷达目标模拟算法使用。

为了满足不同体制不同模式的雷达信号模拟需求，QPLAT可以通过更换不同带宽不同通道数量的功能子卡，以及根据数据量需求更换更大或者更小容量的存储子卡。

同时，本发明还提供了一种重构FPGA雷达数字信号处理方法，如图6所示，包括以下步骤：

步骤S101：配置端口；

此步骤具体包括：在本地的FPGA处理单元中分配或配置扩展端口；所述扩展端口包括：雷达信号处理单元131扩展端口、存储单元133扩展端口及通讯单元134扩展端口；所述本地处理单元包括：雷达信号处理单元131、存储单元133及通讯单元134。

步骤S102：匹配当前处理单元；

此步骤具体包括：轮询扩展端口上电状态，若上电，则根据所述扩展端口信息匹配本地处理单元端口类型确定子卡处理单元类型，根据所述子卡处理单元及本地处理单元确定当前处理单元；若未上电，则根据本地处理单元匹配为当前处理单元；所述扩展端口信息包括：端口类型、电源引线顺序号及关键字。所述根据所述扩展端口类型匹配本地处理单元端口类型确定子卡处理单元类型步骤包括：

根据所述扩展端口的端口类型、电源引线顺序号及关键字，匹配本地处理单元端口类型及确定子卡处理单元类型。

步骤S103：进行雷达数字信号处理；

根据所述当前处理单元进行雷达数字信号处理。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到本发明可以通过硬件实现，也可以借助软件加必要的通用硬件平台的方式来实现。基于这样的理解，本发明的技术方案可以以软件产品的形式体现出来，该软件产品可以存储在一个非易失性存储介质（可以是CD-ROM，U盘，移动硬盘等）中，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行本发明各个实施例所述的方法。

本领域技术人员可以理解附图只是一个优选实施例的示意图，附图中的模块或流程并不一定是实施本发明所必须的。

本领域技术人员可以理解实施例中的装置中的模块可以按照实施例描述进行分布于实施例的装置中，也可以进行相应变化位于不同于本实施例的一个或多个装置中。上述实施例的模块可以合并为一个模块，也可以进一步拆分成多个子模块。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上公开的仅为本发明的几个具体实施例，但是，本发明并非局限于此，任何本领域的技术人员能思之的变化都应落入本发明的保护范围。

Claims (10)

1.重构FPGA雷达数字信号处理组件，其特征在于，包括：母板及子卡，所述母板上配置FPGA及扩展插口，该FPGA包括：雷达信号处理单元及接口模块，所述接口模块与所述雷达信号处理单元的数字接口定义一致并与所述扩展插口连接；所述子卡包括：雷达信号处理单元子卡，该子卡的接口定义与所述扩展插口定义相同。

2.如权利要求1中所述的处理组件，其特征在于，所述FPGA还包括：存储单元、通讯单元。

3.如权利要求2中所述的处理组件，其特征在于，所述扩展插口包括：多个接口模块，所述多个接口模块分别与所述存储单元及所述通讯单元的数字接口定义一致并与多个扩展插口分别连接；所述子卡包括：存储单元子卡及通讯单元子卡，所述存储单元子卡及通讯单元子卡的接口定义与所述扩展插口定义相同。

4.如权利要求2中所述的处理组件，其特征在于，所述扩展插口与所述接口模块为单独扩展插口与所述单独接口模块，所述单独接口模块包括：切换单元及当前接口单元，所述当前接口单元中包括：所述雷达信号处理单元、存储单元、通讯单元的数据接口类型，所述切换单元根据子卡上电信息确认子卡类型，从所述雷达信号处理单元、存储单元或通讯单元中确认所述接口模块的当前接口类型；所述子卡包括：雷达信号处理单元子卡、存储单元子卡及通讯单元子卡，所述子卡的接口与所述扩展插口相应，所述不同子卡的上电信息不同。

5.如权利要求1中所述的处理组件，其特征在于，所述母板上还配置电源处理分配模块及硬件载板上设置时钟分配模块。

6.如权利要求1中所述的处理组件，其特征在于，所述母板还包括：散热冷板，所述散热冷板通过多个支承柱固定连接于所述母板的器件侧，所述散热冷板与所述母板间填充硅脂。

7.重构FPGA雷达数字信号处理方法，其特征在于，包括以下步骤：

在本地配置扩展端口；

轮询扩展端口上电状态，若上电，则根据所述扩展端口信息匹配本地处理单元端口类型确定子卡处理单元类型，根据所述子卡处理单元及本地处理单元确定当前处理单元；若未上电，则根据本地处理单元匹配为当前处理单元；

根据所述当前处理单元进行雷达数字信号处理。

8.如权利要求7中所述的处理方法，其特征在于，所述扩展端口包括：雷达信号处理单元扩展端口、存储单元扩展端口及通讯单元扩展端口；所述本地处理单元包括：雷达信号处理单元、存储单元及通讯单元。

9.如权利要求7或8中所述的处理方法，其特征在于，所述扩展端口信息包括：

端口类型、电源引线顺序号及关键字。

10.如权利要求9中所述的处理方法，其特征在于，所述根据所述扩展端口类型匹配本地处理单元端口类型确定子卡处理单元类型步骤包括：

根据所述扩展端口的端口类型、电源引线顺序号及关键字，匹配本地处理单元端口类型及确定子卡处理单元类型。

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