CN111651951A - 一种fpga端口扩展的方法 - Google Patents

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Abstract

本发明公开了一种FPGA端口扩展的方法，通过对每个FPGA的外部连接接口进行统一处理，利用FPGA厂家提供的底层高速数据串并转换IP模块，采用TDM技术，生成新的顶层，自动加入每个FPGA的数据收发模块。根据用户设定的数据信号传输比例，自动封装厂家提供的底层高速数据传输IP，在多个FPGA之间快速的传递大量的设计信号，整个设计的逻辑功能运行正确，运行期性能达到最优。在异步TDM模式中，对数据采样进行数据同步处理，确保数据在采样的过程不会产生亚稳态，保证了数据的稳定传输。用户利用本发明提供的方法可以快速，方便地开发、设计基于多块FPGA的大容量、复杂程度高的芯片设计，加快SOC产品的开发流程。

Description

一种FPGA端口扩展的方法
技术领域
本发明涉及一种FPGA端口扩展的方法。
背景技术
当前，IC芯片产业飞速发展，需要进行FPGA原型验证的逻辑设计越来越庞大，一颗业界较大规模的FPGA已经难以容纳下所有的芯片的逻辑功能。用户需要设法将大的设计切割为若干个小的设计，配置到多个FPGA中。经常会遇到的一个问题就是由于设计的复杂，逻辑模块之间产生了大量的互联关系。分割后用户需要利用FPGA上面有限的外部连接管脚来传输更多的数据信号，同时保证运行时整个设计的逻辑功能正确无误，性能达标。通常这个过程需要考虑到很多的因素和处理工作，非常耗费精力和时间。
现有技术通常采用以下两种方式进行分割：
通过手动修改设计RTL代码进行分割，分成多个独立的子模块放到每个FPGA里面。手动编写串并转换模块或利用厂家提供的IP模块，加入到每个FPGA设计中，进行大量数据的传输。手动分割需要人工操作，操作繁琐且容易出错，需要耗费巨大的时间和精力。
分割软件自动分割，对分割的接口进行TDM传输。软件自动分割由于分割之后数据时钟往往不止一个时钟，采样同步TDM传输不太方便，所以通常采样异步TDM来进行数据的传输，Serdes的传输时钟高于用户的数据时钟，会直接对用户数据进行统一采样，进行数据的传输。自动分割使用异步TDM进行数据传输，Serdes的时钟直接对用户的数据进行采样，尽管Serdes的时钟是用户数据时钟的10倍以上的关系，但是Serdes的时钟和用户时钟相位关系差一点，数据采样将会出现亚稳态，在数据传输过程的源端产生错误。在使用的过程中，用户需要不停的调整用户时钟，使得用户时钟和Serdes传输时钟达到一种合理的相位关系，但是当用户时钟达到3个以上时，时钟将会很难调整。
发明内容
本发明要解决的技术问题是：FPGA自动分割后采用异步TDM进行数据传输过程数据采样容易会出现亚稳态，在数据传输过程的源端产生错误。
为了解决上述问题，本发明的技术方案是提供了一种FPGA端口扩展的方法，其特征在于，包括如下步骤：
步骤1、对用户的芯片设计编译为统一的数据格式的网表；
步骤2、根据用户设定的TDM传输的模式及参数，对用户设计和厂家的底层传输IP进行自动连接，封装处理，生成新的FPGA的逻辑设计及设置；
步骤3、使用用户时钟产生一个用户时钟的二分频信号，所述二分频信号的上升沿和下降沿的总和等于用户时钟的频率；
步骤4、使用Serdes的时钟对用户时钟的二分频信号打两拍产生同步信号1和同步信号2；
步骤5、使用Serdes的时钟在同步信号2的上升沿和下降沿对用户数据进行采样，采样频率等于用户时钟的频率；
步骤6、将采样后的数据根据FPGA类型转换为专用门电路网表库文件，和配置约束信息；
步骤7、经过EDA专用的布线工具处理，生成可配置于FPGA的比特流文件。
优选地，所述步骤5中用户数据每次在采样之前会进行CRC校验，先将用户数据进行异或，并将校验的结果记作CRC0，接着将采样稳定的用户数据通过Serdes单bit的发送出去，Serdes接收端会在下一个用户时钟上升沿采样到上一个时钟发送的数据，并将CRC数据校验的结果记作CRC1，比较CRC0和CRC1的校验结果判断本次数据TDM传输是否出现了错误。
优选地，所述步骤1包括如下步骤：
步骤1-1、将用户的芯片设计RTL经过分隔处理，基于单个FPGA的设计文件，选择FPGA验证平台；
步骤1-2、经过EDA专用综合工具处理，产生不同的格式的门电路网表库文件；
步骤1-3、对不同种类的门电路网表库文件进行基于模块层次及连线格式的处理、转换，输出统一的EDIF格式的网表库。
优选地，所述步骤2包括如下步骤：
步骤2-1、用户设置TDM传输的模式及参数；
步骤2-2、根据TDM模式及参数，自动配置FPGA厂家的底层的高速传输IP；
步骤2-3、根据FPGA之间的互联信息，计算出最优的信号压缩比；
步骤2-4、为每个FPGA生成新的设计顶层和数据收发模块。
与现有技术相比，本发明的有益效果是：
本发明通过对每个FPGA的外部连接接口进行统一处理，利用FPGA厂家提供的底层高速数据串并转换IP模块，采用TDM技术，生成新的顶层，自动加入每个FPGA的数据收发模块。支持业界常用的芯片设计RTL编写方式(RTL，IP黑盒，外部网表)，将设计逻辑编译成统一的数据格式的网表，分析用户设计的外部信号的IO信息，根据用户设定的数据信号传输比例，自动封装厂家提供的底层高速数据传输IP，在多个FPGA之间快速的传递大量的设计信号，整个设计的逻辑功能运行正确，运行期性能达到最优。在异步TDM模式中，对数据采样进行数据同步处理，确保数据在采样的过程不会产生亚稳态，保证了数据的稳定传输。用户利用本发明提供的方法可以快速，方便地开发、设计基于多块FPGA的大容量、复杂程度高的芯片设计，加快SOC产品的开发流程。
本发明使用Serdes对各个时钟的用户数据进行同步处理，保证了Serdes每次对用户数据进行采样都处在稳定的状态，避免了在数据源头采样出现了数据错误。在最大的用户时钟频率之下的时钟都可以进行稳定的传输，用户不需要不停的调整时钟。
采用异步TDM数据传输的方式，Serdes的传输时钟与用户时钟不需要存在一定的相位和倍数关系，只需要用户时钟低于最大的可用频率即可。
Serdes接收端会自动的调整IO的数据延时和数据的bit顺序，保证单bit数据采样的可靠性和多bit数据的顺序。
本发明使用了用户数据的CRC校验，对数据TDM传输过程的错误提供了指示。
附图说明
图1为时分复用数据采样时序图；
图2为时分复用Serdes传输时序图；
图3为TDM内部逻辑框图；
图4为本发明一种FPGA端口扩展的方法流程图。
具体实施方式
为使本发明更明显易懂，兹以优选实施例，并配合附图作详细说明如下。
如图1至图4所示，本发明一种FPGA端口扩展的方法，包括如下步骤：
步骤1、将用户的芯片设计RTL经过分隔处理，基于单个FPGA的设计文件，选择FPGA验证平台；经过EDA专用综合工具处理，产生不同的格式的门电路网表库文件；对不同种类的门电路网表库文件进行基于模块层次及连线格式的处理、转换，输出统一的EDIF格式的网表库；
步骤2、用户设置TDM传输的模式及参数；根据TDM模式及参数，自动配置FPGA厂家的底层的高速传输IP；根据FPGA之间的互联信息，计算出最优的信号压缩比；对每个FPGA和厂家的底层传输IP进行自动连接，封装处理，生成新的设计顶层和数据收发模块；
步骤3、使用用户时钟产生一个用户时钟的二分频信号，这个二分频的上升沿和下降沿的总和等于用户时钟的频率；
步骤4、使用Serdes的时钟对用户时钟的二分频信号打两拍，可以极大的降低对用户时钟的二分频信号采样出现的亚稳态状态，产生同步信号1和同步信号2；
步骤5、使用Serdes在同步信号2的上升沿和下降沿对用户数据进行采样，由于用户数据在早已处于稳定状态，所以数据采样的过程不会出现亚稳态，并且采样频率等于用户时钟的频率；
用户数据每次在采样之前会有一个CRC校验，将数据进行简单的异或，并将校验的结果记作CRC0，接着将采样稳定的用户数据通过Serdes单bit的发送出去，接收端会在下一个用户时钟上升沿采样到上一个时钟发送的数据，并将CRC数据校验的结果记作CRC1，比较CRC0和CRC1的校验结果，可以简单的提示本次数据TDM传输是否出现了错误。
步骤6、将采样后的数据根据FPGA类型转换为专用门电路网表库文件，和相关配置约束信息；
步骤7、经过EDA专用的布线工具处理，生成可配置于FPGA的比特流文件。
TDM内部逻辑框图如图3所示，包括以下模块：
1.时钟管理模块
时钟管理模块主要是为Serdes的数据传输提供快时钟、慢时钟和全局复位。他将外部输入的参考差分时钟转成单端，并将时钟倍频2倍或4倍产生Serdes的快速时钟。
2.用户逻辑
用户逻辑和Serdes模块的交互接口主要是切割的数据信号和数据信号的时钟，数据时钟一般在15M以下。
3.Serdes发送模块的数据采样
该模块主要是将用户时钟的数据同步到Serdes时钟，保证数据采集的准确。首先通过用户时钟产生一个用户时钟的二分频信号，产生数据的同步信号，接着用Serdes时钟将用户数据同步信号打两拍，减少对数据同步信号采样出现的亚稳态，最后在数据同步信号的上升沿和下降沿对用户数据采样即可得到稳定的数据。
3.Serdes并串转换
Serdes的并串转换调用了官方的Serdes源语，输入Serdes的慢速时钟、快速时钟和Serdes并行数据，将并行数据以快速时钟的频率、双沿串行的数据格式发出，最后通过单端转差分的源语，保证数据在板间传输的稳定性。
4.Serdes数据延时模块
Serdes接收模块的Serdes时钟和数据由于板间传输的延时，相位可能产生了偏差，直接使用Serdes对数据进行采样可能会导致数据的不稳定。Xilinx官方在FPGA的IO管脚上提供了可以增加IO延时的硬件模块，可以动态的调整数据的延时，调整数据和时钟的相位关系。
5.Serdes串并转换
Serdes的串并转换是Serdes并串转换的逆向操作，将延时之后的串行、双沿数据恢复成并行单沿的数据。
6.Bitslip模块
由于Serdes板间传输、Serdes IO延时、启动时间偏差等情况的影响，串并转换的过程中，数据可能会产生错位，也就是当前一个BYTE的数据有一部分可能是上一个BYTE的，也有可能是下一BYTE的，这就需要对每一个BYTE的数据进行bit顺序的调整，并且将调整的结果反馈给Serdes延时模块，找到一个BYTE数据的bit顺序。
7.Serdes接收的数据采样
Serdes接收模块最后使用Serdes时钟将用户的数据拼接完成，由于Serdes时钟的频率是用户时钟频率10倍以上关系，所以在用户时钟的上升沿之前，用户的数据已经达到稳定的状态了，不需要进行数据同步，直接使用用户时钟进行采样即可。
8.CRC校验模块
CRC校验模块使用各自的用户时钟对数据的发送和接收进行简单的异或处理，通过比较两次的异或值即可判断本次数据传输是否发生了错误，并向外部提供TMD数据传输错误指示灯。

Claims (4)

1.一种FPGA端口扩展的方法，其特征在于，包括如下步骤：
步骤1、对用户的芯片设计编译为统一的数据格式的网表；
步骤2、根据用户设定的TDM传输的模式及参数，对用户设计和厂家的底层传输IP进行自动连接，封装处理，生成新的FPGA的逻辑设计及设置；
步骤3、使用用户时钟产生一个用户时钟的二分频信号，所述二分频信号的上升沿和下降沿的总和等于用户时钟的频率；
步骤4、使用Serdes的时钟对用户时钟的二分频信号打两拍产生同步信号1和同步信号2；
步骤5、使用Serdes的时钟在同步信号2的上升沿和下降沿对用户数据进行采样，采样频率等于用户时钟的频率；
步骤6、将采样后的数据根据FPGA类型转换为专用门电路网表库文件，和配置约束信息；
步骤7、经过EDA专用的布线工具处理，生成可配置于FPGA的比特流文件。
2.如权利要求1所述的一种FPGA端口扩展的方法，其特征在于：所述步骤5中用户数据每次在采样之前会进行CRC校验，先将用户数据进行异或，并将校验的结果记作CRC0，接着将采样稳定的用户数据通过Serdes单bit的发送出去，Serdes接收端会在下一个用户时钟上升沿采样到上一个时钟发送的数据，并将CRC数据校验的结果记作CRC1，比较CRC0和CRC1的校验结果判断本次数据TDM传输是否出现了错误。
3.如权利要求1所述的一种FPGA端口扩展的方法，其特征在于，所述步骤1包括如下步骤：
步骤1-1、将用户的芯片设计RTL经过分隔处理，基于单个FPGA的设计文件，选择FPGA验证平台；
步骤1-2、经过EDA专用综合工具处理，产生不同的格式的门电路网表库文件；
步骤1-3、对不同种类的门电路网表库文件进行基于模块层次及连线格式的处理、转换，输出统一的EDIF格式的网表库。
4.如权利要求1所述的一种FPGA端口扩展的方法，其特征在于，所述步骤2包括如下步骤：
步骤2-1、用户设置TDM传输的模式及参数；
步骤2-2、根据TDM模式及参数，自动配置FPGA厂家的底层的高速传输IP；
步骤2-3、根据FPGA之间的互联信息，计算出最优的信号压缩比；
步骤2-4、为每个FPGA生成新的设计顶层和数据收发模块。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112328523A (zh) * 2020-10-28 2021-02-05 深圳市宏旺微电子有限公司 传输双倍速率信号的方法、装置及系统
CN112486248A (zh) * 2020-11-20 2021-03-12 芯原微电子(上海)股份有限公司 基于多fpga互联的收发信号恢复方法、系统以及终端
CN112732611A (zh) * 2021-01-18 2021-04-30 上海国微思尔芯技术股份有限公司 一种基于axi的芯片互联系统
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN113434456A (zh) * 2021-06-22 2021-09-24 上海新致华桑电子有限公司 一种分时复用的数据传输装置、方法及系统
CN114356833A (zh) * 2021-12-21 2022-04-15 上海交通大学 一种跨时钟域数据传输中亚稳态风险规避方法和电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102243619A (zh) * 2011-06-23 2011-11-16 天津光电通信技术有限公司 一种基于fpga实现多路i2c总线端口扩展的方法
CN103901402A (zh) * 2012-12-28 2014-07-02 北京华清瑞达科技有限公司 重构fpga雷达数字信号处理组件及方法
CN105183688A (zh) * 2015-08-28 2015-12-23 北京航天自动控制研究所 一种基于串口网络的io数字量监测端口扩展方法
JP2016063350A (ja) * 2014-09-17 2016-04-25 株式会社日立製作所 スイッチ装置
CN108595353A (zh) * 2018-04-09 2018-09-28 杭州迪普科技股份有限公司 一种基于PCIe总线的控制数据传输的方法及装置
CN111125975A (zh) * 2019-12-09 2020-05-08 思尔芯(上海)信息科技有限公司 一种fpga时分复用多路数据传输的方法、存储介质及终端

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102243619A (zh) * 2011-06-23 2011-11-16 天津光电通信技术有限公司 一种基于fpga实现多路i2c总线端口扩展的方法
CN103901402A (zh) * 2012-12-28 2014-07-02 北京华清瑞达科技有限公司 重构fpga雷达数字信号处理组件及方法
JP2016063350A (ja) * 2014-09-17 2016-04-25 株式会社日立製作所 スイッチ装置
CN105183688A (zh) * 2015-08-28 2015-12-23 北京航天自动控制研究所 一种基于串口网络的io数字量监测端口扩展方法
CN108595353A (zh) * 2018-04-09 2018-09-28 杭州迪普科技股份有限公司 一种基于PCIe总线的控制数据传输的方法及装置
CN111125975A (zh) * 2019-12-09 2020-05-08 思尔芯(上海)信息科技有限公司 一种fpga时分复用多路数据传输的方法、存储介质及终端

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112328523A (zh) * 2020-10-28 2021-02-05 深圳市宏旺微电子有限公司 传输双倍速率信号的方法、装置及系统
CN112328523B (zh) * 2020-10-28 2023-09-08 深圳市宏旺微电子有限公司 传输双倍速率信号的方法、装置及系统
CN112486248A (zh) * 2020-11-20 2021-03-12 芯原微电子(上海)股份有限公司 基于多fpga互联的收发信号恢复方法、系统以及终端
CN112732636A (zh) * 2021-01-11 2021-04-30 上海金卓科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN112732636B (zh) * 2021-01-11 2023-05-30 北京东土军悦科技有限公司 基于多fpga的芯片原型验证系统的配置方法、装置和设备
CN112732611A (zh) * 2021-01-18 2021-04-30 上海国微思尔芯技术股份有限公司 一种基于axi的芯片互联系统
CN113434456A (zh) * 2021-06-22 2021-09-24 上海新致华桑电子有限公司 一种分时复用的数据传输装置、方法及系统
CN113434456B (zh) * 2021-06-22 2024-03-15 上海新致华桑电子有限公司 一种分时复用的数据传输装置、方法及系统
CN114356833A (zh) * 2021-12-21 2022-04-15 上海交通大学 一种跨时钟域数据传输中亚稳态风险规避方法和电路

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