CN111565046A - 基于jesd204b的多板同步采集电路与方法 - Google Patents

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Abstract

本发明公开了一种基于JESD204B的多板同步采集电路与方法，通过PLL同步信号可以实现单块信号采集板PLL模块输出频率对齐；再利用ZERO DELAY(零延时)模式，实现PLL的输出时钟相位和鉴相器的输入时钟相位对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。

Description

基于JESD204B的多板同步采集电路与方法
技术领域
本发明涉及信号处理技术领域，尤其涉及一种基于JESD204B的多板同步采集电路与方法。
背景技术
ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，尤其对于500MSPS以上的ADC/DAC，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生。
JESD204B作为JEDEC(固态技术协会)的第三代标准，其链路速率达到12.5Gb/s，并且具有数据接口所需电路板空间更少，建立与保持时序要求更低，以及转换器和逻辑器件的封装更小的优势。
虽然与现有接口格式和协议相比，JESD204B接口具有速度快、占用IO引脚少等诸多优点，但是在基于JESD204B的多板多片ADC同步采集电路中，如何实现多板多片ADC的通道具有确定性延迟依然面临困难，在实现多板间ADC同步采集数据的问题上，需要更为复杂的电路设计和特殊的时钟电路。
发明内容
本发明的目的是提供一种基于JESD204B的多板同步采集电路与方法，可以实现多板间ADC同步采集数据。
本发明的目的是通过以下技术方案实现的：
一种基于JESD204B的多板同步采集电路，包括：多块信号采集板：
所有信号采集板内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的DDivider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
一种基于JESD204B的多板同步采集方法，包括：
对于需要同步采集的所有信号采集板，其内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
由上述本发明提供的技术方案可以看出，通过PLL同步信号可以实现单块信号采集板PLL模块输出频率对齐；再利用ZERO DELAY(零延时)模式，实现PLL的输出时钟相位和鉴相器的输入时钟相位对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的一种基于JESD204B的多板同步采集电路的示意图；
图2是本发明实施例提供的PLL模块的结构框图，其中，(a)部分为一般PLL结构框图，(b)部分为具有ZERO DELAY和SYNC功能的PLL结构框图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种基于JESD204B的多板同步采集电路，如图1所示，其主要包括：多块信号采集板；
所有信号采集板内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；ADC模块用于接收外部模拟信号，单片FPGA模块为ADC提供同步信号(SYNC信号)并接收来自ADC的采样数据，以及PLL模块分别为ADC和FPGA提供满足要求的采样时钟DCLK_ADC、DCLK_FPGA和对齐信号(SYSREF)。
本发明实施例中，所述PLL模块通过PLL同步信号同步复位内部所有通道的DDivider，实现单块信号采集板PLL模块输出频率对齐；所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。并且，结合外部输入的参考时钟((REF CLOCK))利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。具体来说，ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同。
本发明实施例中，信号采集板中PLL模块的参考时钟可以通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟(REF CLOCK)，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；如图1所示，示例性的给出了这一实现方式的结构。
或者，所述PLL模块的参考时钟也可以由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。
示例性的，每块信号采集板可以由4片型号为AD9680的ADC、1片型号为XC7K420T的FPGA以及1片型号为LMK04610的PLL芯片构建而成。
在本发明实施例中，PLL输出与协议相关的时钟包括ADC采样时钟DCLK_ADC、FPGA系统时钟DCLK_FPGA、对齐信号SYSREF，JESD204B协议中SYSREF信号可以是一个单脉冲、一个周期方波或者周期方波，此处使用PLL输出的周期方波作为SYSREF信号。
在本发明实施例中，DCLK_ADC由ADC芯片性能决定，取1GHz，DCLK_FPGA为线速率的1/40，线速率10Gbps，DCLK_FPGA取250MHz，SYSREF可以由JESD204B协议参数得到，SYSREF＝bitclock/(10×F×K×R)，本发明实施例中每个多帧的帧数K取20，每帧的8位字数F取2，R取1，可以得到SYSREF信号为25MHz。REF CLOCK在进入鉴相器之前会进行分频，本发明实施例中R Divider取1，因此REF CLOCK为25MHz。
为了便于理解，下面结合图2对上述电路的原理做进一步介绍。
如图2所示，(a)部分为一般PLL结构框图，(b)部分为具有ZERO DELAY和SYNC功能的PLL结构框图。
(a)部分中，对于单块信号采集板，外部输入时钟经过R Divider后，与M Divider的结果经由PFD(鉴相器)进行鉴相，最终经过D Divider产生输出频率。其中，Divider是分频器，R Divider对参考时钟(REF Clock)进行分频；D Divider对压控振荡器(VCO)输出时钟进行分频；M Divider对反馈时钟(Feedback Clock)进行分频。由于PLL各通道的输出是由内部VCO(压控振荡器)分频而来，而每个通道都有一个独立的D Divider，因此会造成不同通道输出之间相位不同步，针对此问题，可以通过(b)部分结构解决。
(b)部分中，外部输入时钟(参考时钟)经过R Divider后，与M Divider的结果经由PFD进行鉴相，再经过环路滤波器与压控振荡器，最终经过D Divider产生输出频率；本发明实施例中，所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。
虽然各信号采集板的输入时钟相同，都是REF CLOCK，但这并不能保证各信号采集板PLL输出频率之间是对齐的，事实上，尽管单块信息采集板中D Divider被同时复位了，但是此时M Divider并不会被复位，这会造成D Divider和M Divider输出之间，即PLL输出频率和输入频率之间相位不对齐，本发明实施例中采用如下方式解决：
对于每一块信号采集板，使PLL模块工作在ZERO DELAY模式下，即从DDivider的输出引回鉴相器的输入，实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐。
即使单块信号采集板PLL输出频率之间、输出频率和鉴相器输入频率之间相位均已对齐，仍然不能保证多信号采集板间PLL输出对齐，因为如果REF CLOCK频率高于PLL输出频率的最大公约数，各板PLL输出频率之间仍然可能存在相位差，本发明实施例中采用如下方式解决：
令ZERO DELAY模式的反馈通道为系统所需要的PLL时钟输出通道中频率最低的通道，并且REF CLOCK与鉴相器输入频率相同，从而实现各信号采集板中PLL模块输出频率之间相位对齐，进而实现多板间ADC同步采集数据。
总体来说，在三个方面进行了改进，以实现多板间ADC同步采集数据：1)利用PLL同步信号同步复位PLL所有通道D Divider，实现单块信号采集板PLL输出频率对齐；2)利用ZERO DELAY模式实现PLL输出频率和鉴相器输入频率之间对齐；3)确保ZERO DELAY模式的反馈通道频率是系统所需要的PLL输出频率的最大公约数，以及REF CLOCK与鉴相器输入频率相同，从而保证多板PLL输出频率之间相位对齐，最终实现多板间ADC同步采集数据。
验证多板间ADC采样数据对齐。时钟供给方案没有采用本发明时，测得多块信号采集板采集到的数据之间可能对齐也可能对不齐，且大多数情况下都是对不齐的，其根本原因在于两块信号采集板PLL输出的SYSREF之间并没有对齐；在使用本发明后，确保了多块信号采集板PLL的输出频率之间相位是对齐的，即不同信号采集板之间SYSREF信号，经过不断的重复测试，多块信号采集板采集到的数据一直是对齐的，验证了多块信号采集板之间同步的有效性。
本发明另一实施例还提供一种基于JESD204B的多板同步采集方法，该方法基于前述实施例提供的电路实现，主要包括：
对于需要同步采集的所有信号采集板，其内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
本发明实施例中，所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。
本发明实施例中，ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同。
本发明实施例中，信号采集板中PLL模块的参考时钟可以通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；
或者，所述PLL模块的参考时钟也可以由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。
上述方法中所涉及的技术细节在之前的电路介绍中已经进行了详细的说明，故不再赘述。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (8)

1.一种基于JESD204B的多板同步采集电路，其特征在于，包括：多块信号采集板：
所有信号采集板内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的DDivider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
2.根据权利要求1所述的一种基于JESD204B的多板同步采集电路，其特征在于，所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。
3.根据权利要求1所述的一种基于JESD204B的多板同步采集电路，其特征在于，
ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同。
4.根据权利要求1-3任一项所述的一种基于JESD204B的多板同步采集电路，其特征在于，
信号采集板中PLL模块的参考时钟通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；
或者，所述PLL模块的参考时钟由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。
5.一种基于JESD204B的多板同步采集方法，其特征在于，包括：
对于需要同步采集的所有信号采集板，其内部结构相同，包括相互连接的PLL模块、FPGA模块以及多片基于JESD204B协议的ADC模块；所述PLL模块通过PLL同步信号同步复位内部所有通道的D Divider，实现单块信号采集板PLL模块输出频率对齐；并且，结合外部输入的参考时钟利用ZERO DELAY模式实现PLL模块输出频率和PLL模块内部鉴相器输入频率之间对齐，进而实现各信号采集板中PLL模块输出频率之间相位对齐，最终实现各信号采集板中ADC模块同步采集数据。
6.根据权利要求5所述的一种基于JESD204B的多板同步采集方法，其特征在于，所述PLL同步信号为一个单脉冲信号，由外部提供，其脉冲宽度大于参考时钟的时钟周期。
7.根据权利要求5所述的一种基于JESD204B的多板同步采集方法，其特征在于，
ZERO DELAY模式下，将一个D Divider通道的输出反馈至鉴相器的输入，且反馈至鉴相器的通道是PLL时钟输出通道中频率最低的通道，同时，参考时钟与鉴相器输入频率相同。
8.根据权利要求5-7任一项所述的一种基于JESD204B的多板同步采集方法，其特征在于，
信号采集板中PLL模块的参考时钟通过时钟分发板输入，所述时钟分发板内部由晶振产生参考时钟，经过扇出芯片后，生成多路参考时钟并通过差分线缆传输到各信号采集板；
或者，所述PLL模块的参考时钟由光纤链路恢复时钟得到，在多块信号采集板中由光纤链路恢复出参考时钟和对齐信号，先对恢复的参考时钟进行分频，使其满足参考时钟频率要求，再利用对齐信号同步复位多块信号采集板中的参考时钟。
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