CN113325921A - 一种高速adc同步采集系统及方法 - Google Patents

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Abstract

本发明提出了一种高速ADC同步采集系统及方法，涉及数据采集领域。该高速ADC同步采集系统包括时钟同步子系统和至少一个AD采集子系统，时钟同步子系统与AD采集子系统相连，通过时钟同步子系统生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；多个相同SYNC信号可以达到多通道采集同步的目的；多个相同的触发信号使得多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。

Description

一种高速ADC同步采集系统及方法
技术领域
本发明涉及数据采集领域，具体而言，涉及一种高速ADC同步采集系统及方法。
背景技术
在数字信号处理系统中，前端需要采集信号并将采集到模拟信号转化为数字信号，这就会用到模数转换电路(ADC，Analog-to-Digital Converter，模/数转换器或者模数转换器)，随着社会发展需要，需要同时对多通道的数据进行数据采集，并且能够完全保证所有通道之间高精度的同步。
目前一般采用时钟同步来实现多通道数据采集的同步，这对于单片ADC内的多个通道采样同步是有效的。然而，对于多片的ADC采集系统，各ADC芯片的制造差异，以及长期使用后各ADC的性能差异都无法仅依靠采样时钟的同步解决采集通道间的相位差异，无法达到多通道数据采集的同步。
发明内容
本发明的目的在于提供一种高速ADC同步采集系统及方法，用以改善现有技术中无法仅依靠采样时钟的同步达到多通道数据采集的同步的问题。
第一方面，本申请实施例提供一种高速ADC同步采集系统，其包括时钟同步子系统和至少一个AD采集子系统，时钟同步子系统与AD采集子系统相连，其中，
时钟同步子系统，用于生成参考时钟信号、触发信号和SYNC信号，并发送给AD采集子系统；
AD采集子系统，用于根据参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
上述实现过程中，通过时钟同步子系统生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；多个相同SYNC信号可以达到多通道采集同步的目的；多个相同的触发信号使得多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。
基于第一方面，在本发明的一些实施例中，时钟同步子系统包括有时钟分发模块、第一驱动模块和第二驱动模块；
时钟分发模块，用于生成参考时钟信号；
第一驱动模块，用于生成SYNC信号；
第二驱动模块，用于生成触发信号。
基于第一方面，在本发明的一些实施例中，AD采集子系统包括FMCADC模块和FPGA模块，FMCADC模块与FPGA模块相连；
FMCADC模块，用于根据参考时钟信号、触发信号和SYNC信号进行采样，并生成采样数据发送给FPGA模块；
FPGA模块，用于对采样数据进行处理。
基于第一方面，在本发明的一些实施例中，FMCADC模块包括有同步接口单元，用于与时钟同步子系统进行信号传输。
上述实现过程中，时钟同步子系统发送相同的参考时钟信号到各个AD采集子系统，通过同步接口单元可以不必对传输的数据中的每个字符进行开始和停止操作，提高了数据传输效率。
基于第一方面，在本发明的一些实施例中，FMCADC模块包括有锁相环单元、ADC单元，锁相环单元与ADC单元相连，ADC单元与FPGA模块相连；
锁相环单元，用于生成采样时钟信号和SYSREF信号，并发送给ADC单元；
ADC单元，用于根据采样时钟信号和SYSREF信号进行采样得到采样数据，并将采样数据发送给FPGA模块。
上述实现过程中，通过锁相环单元可以将输入的参考时钟信号和SYNC信号经过锁相后得到相同相位的信号，避免了因相位差异导致数据采集的不同步，从而进一步提高了数据采集的同步性。
基于第一方面，在本发明的一些实施例中，锁相环单元还用于生成FPGA时钟信号，并将FPGA时钟信号发送给FPGA模块。
基于第一方面，在本发明的一些实施例中，ADC单元与FPGA模块通过JESD204B接口进行信号传输。
上述实现过程中，通过采用JESD204B接口可以实现高数据吞吐量的传输，并且可以不使用数据接口，时序控制简单，方便使用；也不用担心信道偏移，保证了数据传输的准确性；也不用使用大量的I/O口，节约了I/O口。
基于第一方面，在本发明的一些实施例中，AD采集子系统分别将SYNC信号发送给时钟同步子系统；时钟同步子系统将SYNC信号进行运算得到运算结果信号并发送给AD采集子系统。(4个AD采集板将jesd204b的同步Sync信号分别输出给时钟同步板，时钟同步板对4个jesd204b输入Sync信号进行与运算，并将运算结果分别输出到4个AD采集板，达到多板采集同步的目的)
上述实现过程中，通过时钟同步子系统将AD采集子系统的SYNC信号进行运算后，再将结果传输给AD采集子系统，从而控制AD采集子系统进行数据采集，达到了多通道数据采集同步的目的。提高了系统多通道采集数据的同步性。
基于第一方面，在本发明的一些实施例中，FPGA模块为PCIe载板，用于存储和处理AD采集子系统生成的采样数据。
第二方面，本申请实施例提供一种高速ADC同步采集方法，包括以下步骤：
生成参考时钟信号、触发信号和SYNC信号；
根据参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
上述实现过程中，通过生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；多个相同SYNC信号可以达到多通道采集同步的目的；多个相同的触发信号使得多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。
本发明实施例至少具有如下优点或有益效果：
本发明实施例提供一种高速ADC同步采集系统及方法，该高速ADC同步采集系统通过时钟同步子系统生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统，从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。通过同步接口单元可以不必对传输的数据中的每个字符进行开始和停止操作，提高了数据传输效率。通过锁相环单元可以将输入的参考时钟信号和SYNC信号经过锁相后得到相同相位的信号，避免了因相位差异导致数据采集的不同步，从而进一步提高了数据采集的同步性。通过采用JESD204B接口可以实现高数据吞吐量的传输，并且可以不使用数据接口，时序控制简单，方便使用；也不用担心信道偏移，保证了数据传输的准确性；也不用使用大量的I/O口，节约了I/O口。通过时钟同步子系统将AD采集子系统的SYNC信号进行运算后，再将结果传输给AD采集子系统，从而控制AD采集子系统进行数据采集，达到了多通道数据采集同步的目的。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种高速ADC同步采集系统框图；
图2为本发明实施例提供的一种高速ADC同步采集系统信号同步结构图；
图3为本发明实施例提供的一种高速ADC同步采集方法流程图。
图标：110-时钟同步子系统；120-AD采集子系统。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、物品或者设备中还存在另外的相同要素。
在本申请的描述中，需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
在本申请的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
实施例
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的各个实施例及实施例中的各个特征可以相互组合。
请参看图1和图2，图1为本发明实施例提供的一种高速ADC同步采集系统框图。图2为本发明实施例提供的一种高速ADC同步采集系统信号同步结构图。
该高速ADC同步采集系统包括时钟同步子系统110和至少一个AD采集子系统120，时钟同步子系统110与AD采集子系统120相连，时钟同步子系统110可以是时钟同步板实现，AD采集子系统120可以AD采集板实现。例如，1个时钟同步板连接到4个AD采集板，每个AD采集板上有2路ADC通道，这样就可以实现8通道的ADC同步采集。1个时钟同步板连接到3个AD采集板，每个AD采集板上有1路ADC通道，这样就可以实现3通道的ADC同步采集。
时钟同步子系统110，用于生成参考时钟信号、触发信号和SYNC信号，并发送给AD采集子系统120；其中，时钟同步子系统110包括有时钟分发模块、第一驱动模块和第二驱动模块。
时钟分发模块，用于生成参考时钟信号；时钟分发模块包括有基准扇出缓冲器单元，基准扇出缓冲器单元接收到由外部晶振生成的参考时钟信号，通过基准扇出缓冲器单元增加参考时钟信号的输出数，得到多个相同的参考时钟信号，参考时钟信号的数量根据采集通道数设置。输出的参考时钟信号可以是差分信号，差分信号对外部电磁的抗干扰性更强。时钟分发模块还包括有同步电路单元，基准扇出缓冲器单元还输出一路参考时钟信号到同步电路单元。
例如：采集通道数为8个，时钟分发模块可以通过基准扇出缓冲器单元生成8个参考时钟信号，分别为参考时钟信号1、参考时钟信号2、参考时钟信号3、参考时钟信号4、参考时钟信号5、参考时钟信号6、参考时钟信号7、参考时钟信号8。采集通道数为4个，时钟分发模块可以通过基准扇出缓冲器单元生成8个参考时钟信号，分别为参考时钟信号1、参考时钟信号2、参考时钟信号3、参考时钟信号4。
第一驱动模块，用于生成SYNC信号；外部同步信号与参考时钟信号输入到同步电路单元后生成SYNC-RT信号，第一驱动模块包括SYNC-RT扇出缓冲单元，SYNC-RT信号输入到SYNC-RT扇出缓冲单元后输出多个SYNC信号，SYNC信号可以为差分信号，差分信号对外部电磁的抗干扰性更强。
第二驱动模块，用于生成触发信号。第二驱动模块包括有触发分发单元，外部触发源生成外部触发信号发送给触发分发单元，将外部触发信号分成多个触发信号。触发信号通过配套电缆发送到对应的AD采集子系统120。
AD采集子系统120，用于根据参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
其中，AD采集子系统120包括FMCADC模块和FPGA模块，FMCADC模块与FPGA模块相连；FMCADC模块可以由FMCADC板实现。FMCADC模块与FPGA模块之间通过FMC模块连接，便于数据传输。
FMCADC模块，用于根据参考时钟信号、触发信号和SYNC信号进行采样，并生成采样数据发送给FPGA模块；采样数据通过FMC模块的FMC接口传输，通过FMC接口将FPGA模块中FPGA的I/O接口与FPGA分离，简化了I/O接口模块设计，最大化FPGA模块的重复利用率。
FPGA模块，用于对采样数据进行处理。其中，FPGA模块为PCIe载板，用于存储和处理AD采集子系统120生成的采样数据。
FPGA载板可以采用FMC+KU115架构的PCIe载板，KU115丰富的高速接口资源能够保证八个通道3.2G采样率的数据完整的传送到FPGA，FPGA采用并行处理方式，能够满足处理要求。FPGA载板与上位机相连，上位机可以是带多插槽的PCIe计算机，上位机上安装有上位机软件，用于用户二次开发的C/C++程序设计，用户可以编程实现读写文件操作，保存采集的数据。还可以显示采集的数据给用户。FMC+KU115架构的PCIe载板为现有技术，在此不再赘述。
上述实现过程中，通过时钟同步子系统110生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统120，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；时钟同步子系统通过将输入的SYNC信号分为多个相同的SYNC信号，并将SYNC信号发送给AD采集子系统，使得每个AD采集子系统收到的SYNC信号完全相同，从而可以达到多通道采集同步的目的；时钟同步子系统通过将输入的触发信号分为多个相同的触发信号，并将触发信号发送给AD采集子系统，使得每个AD采集子系统收到的触发信号完全相同，从而可以达到多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。
其中，FMCADC模块包括有同步接口单元，用于与时钟同步子系统110进行信号传输。同步接口单元可以由同步接口实现，同步接口可以设置在机箱内部，通过内部电缆同时钟同步板卡互相连接，避免前面板连接线过于凌乱。同步接口单元可以采用ADI的EZ204Sync技术，实现多板时钟分布的低分布误差，每个时钟分布单元和FMCADC模块的EZSync同步接口，使得同步更加容易。
上述实现过程中，时钟同步子系统110发送相同的参考时钟信号到各个AD采集子系统120，通过同步接口单元可以不必对传输的数据中的每个字符进行开始和停止操作，提高了数据传输效率。
其中，FMCADC模块包括有锁相环单元、ADC单元，锁相环单元与ADC单元相连，ADC单元与FPGA模块相连；
锁相环单元，用于生成采样时钟信号和SYSREF信号，并发送给ADC单元；锁相环单元接收到参考时钟信号和SYNC信号，经过锁相环原理得到采样时钟和SYSREF信号，并发送给ADC单元。锁相环单元可以有一个本地晶振接入，本地晶振为100MHz。锁相环单元包括有锁相环和分频器
ADC单元，用于根据采样时钟信号和SYSREF信号进行采样得到采样数据，并将采样数据发送给FPGA模块。ADC单元接收到采样时钟信号和SYSREF信号后启动数据采集，并转换为数字信号，再将得到的数字信号传输给FPGA模块。
ADC单元可以是AD采集卡，AD采集卡的型号可以是QT7126，QT7126的AD采集卡包括型号为ADC12DJ3200的数模转换芯片，QT7126 AD采集卡支持触发输出、触发输入；内部参考时钟、外部参考两种时钟方式，可通过SPI总线实现时钟源选择。同时还支持HPC高引脚数连接器和LPC型，从而可以通过FMC接口与FPGA进行数据传输。QT7126AD采集卡完全符合Vita57.1规范，包括结构件，子卡尺寸，面板连接器，正反面器件的限高等，大大提供了子卡的通用性和适配性。
上述实现过程中，通过锁相环单元可以将输入的参考时钟信号和SYNC信号经过锁相后得到相同相位的信号，避免了因相位差异导致数据采集的不同步，从而进一步提高了数据采集的同步性。
其中，锁相环单元还用于生成FPGA时钟信号，并将FPGA时钟信号发送给FPGA模块。FPGA模块根据FPGA时钟信号和SYSREF信号对收到的采样数据进行存储和处理。
其中，ADC单元与FPGA模块通过JESD204B接口进行信号传输。JESD204B接口是一种新型的基于高速SERDES的ADC/DAC数据传输接口。随着ADC/DAC采样速率的不断提高，数据的吞吐量也越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，而采用传统的CMOS和LVDS(低压差分信号)已经很难满足设计要求，JESD204B接口可以满足上述要求。
上述实现过程中，通过采用JESD204B接口可以实现高数据吞吐量的传输，并且可以不使用数据接口，时序控制简单，方便使用；也不用担心信道偏移，保证了数据传输的准确性；也不用使用大量的I/O口，节约了I/O口。
其中，AD采集子系统120分别将SYNC信号发送给时钟同步子系统110；时钟同步子系统110将SYNC信号进行运算得到运算结果信号并发送给AD采集子系统120。AD采集子系统120采用了JESD204B接口，JESD204B接口进行传输时会有SYNC信号，AD采集子系统120将个自JESD204B接口的SYNC信号传输给时钟同步子系统110，时钟同步子系统110将接收到的SYNC信号进行与运算，得到运算结果信号，再将该运算结果信号分别传输给AD采集板。(4个AD采集板将jesd204b的同步Sync信号分别输出给时钟同步板，时钟同步板对4个jesd204b输入Sync信号进行与运算，并将运算结果分别输出到4个AD采集板，达到多板采集同步的目的)
上述实现过程中，通过时钟同步子系统110将AD采集子系统120的SYNC信号进行运算后，再将结果传输给AD采集子系统120，从而控制AD采集子系统120进行数据采集，达到了多通道数据采集同步的目的。提高了系统多通道采集数据的同步性。
请看图3，图3为本发明实施例提供的一种高速ADC同步采集方法流程图。基于同样的发明构思，本发明还提出一种高速ADC同步采集方法，包括以下步骤：
步骤S110：生成参考时钟信号、触发信号和SYNC信号；
步骤S120：根据参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
上述实现过程中，通过生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统120，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；多个相同SYNC信号可以达到多通道采集同步的目的；多个相同的触发信号使得多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。
综上，本申请实施例提供的一种高速ADC同步采集系统及方法，该高速ADC同步采集系统通过时钟同步子系统110生成多个相同参考时钟信号、多个相同的触发信号和多个相同SYNC信号，并发送给对应的AD采集子系统120，多个参考时钟信号使得整个系统以输入的参考时钟为同源时钟，从而可以达到多通道时钟同步的目的；多个相同SYNC信号可以达到多通道采集同步的目的；多个相同的触发信号使得多通道触发同步的目的；从而使整个系统能够实现时钟同步、AD采集同步和触发同步，从而保证了多通道采集系统的同步，进而保证了数据的准确有效性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
对于本领域技术人员而言，显然本申请不限于上述示范性实施例的细节，而且在不背离本申请的精神或基本特征的情况下，能够以其它的具体形式实现本申请。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本申请的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本申请内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。

Claims (10)

1.一种高速ADC同步采集系统，其特征在于，包括时钟同步子系统和至少一个AD采集子系统，所述时钟同步子系统与所述AD采集子系统相连，其中，
时钟同步子系统，用于生成参考时钟信号、触发信号和SYNC信号，并发送给所述AD采集子系统；
AD采集子系统，用于根据所述参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
2.根据权利要求1所述的高速ADC同步采集系统，其特征在于，所述时钟同步子系统包括有时钟分发模块、第一驱动模块和第二驱动模块；
所述时钟分发模块，用于生成参考时钟信号；
所述第一驱动模块，用于生成SYNC信号；
所述第二驱动模块，用于生成触发信号。
3.根据权利要求1所述的高速ADC同步采集系统，其特征在于，所述AD采集子系统包括FMCADC模块和FPGA模块，所述FMCADC模块与FPGA模块相连；
所述FMCADC模块，用于根据所述参考时钟信号、触发信号和SYNC信号进行采样，并生成采样数据发送给FPGA模块；
所述FPGA模块，用于对所述采样数据进行处理。
4.根据权利要求3所述的高速ADC同步采集系统，其特征在于，所述FMCADC模块包括有同步接口单元，用于与所述时钟同步子系统进行信号传输。
5.根据权利要求3所述的高速ADC同步采集系统，其特征在于，所述FMCADC模块包括有锁相环单元、ADC单元，所述锁相环单元与所述ADC单元相连，所述ADC单元与所述FPGA模块相连；
所述锁相环单元，用于生成采样时钟信号和SYSREF信号，并发送给所述ADC单元；
所述ADC单元，用于根据所述采样时钟信号和SYSREF信号进行采样得到采样数据，并将所述采样数据发送给所述FPGA模块。
6.根据权利要求5所述的高速ADC同步采集系统，其特征在于，所述锁相环单元还用于生成FPGA时钟信号，并将所述FPGA时钟信号发送给所述FPGA模块。
7.根据权利要求5所述的高速ADC同步采集系统，其特征在于，所述ADC单元与所述FPGA模块通过JESD204B接口进行信号传输。
8.根据权利要求7所述的高速ADC同步采集系统，其特征在于，所述AD采集子系统分别将SYNC信号发送给所述时钟同步子系统；所述时钟同步子系统将所述SYNC信号进行运算得到运算结果信号并发送给AD采集子系统。(4个AD采集板将jesd204b的同步Sync信号分别输出给时钟同步板，时钟同步板对4个jesd204b输入Sync信号进行与运算，并将运算结果分别输出到4个AD采集板，达到多板采集同步的目的。)
9.根据权利要求2所述的高速ADC同步采集系统，其特征在于，所述FPGA模块为PCIe载板，用于存储和处理所述AD采集子系统生成的采样数据。
10.一种高速ADC同步采集方法，用于如权利要求1中的高速ADC同步采集系统，其特征在于，包括以下步骤：
生成参考时钟信号、触发信号和SYNC信号；
根据所述参考时钟信号、触发信号和SYNC信号进行采样，得到采样数据。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114812673A (zh) * 2022-04-02 2022-07-29 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法
CN115097898A (zh) * 2022-08-26 2022-09-23 国仪量子(合肥)技术有限公司 基于jesd204b协议的多板同步波形输出装置及通信设备
CN116455394A (zh) * 2023-06-16 2023-07-18 成都铭科思微电子技术有限责任公司 一种多通道adc同步装置及自动同步方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104980156A (zh) * 2015-05-21 2015-10-14 熊猫电子集团有限公司 基于fpga的高速adc同步采集系统
KR101788257B1 (ko) * 2017-05-23 2017-10-19 엘아이지넥스원 주식회사 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기
CN108134607A (zh) * 2017-12-20 2018-06-08 北京华航无线电测量研究所 基于jesd204b的板间高速ad同步采集电路及同步方法
CN109617552A (zh) * 2019-01-04 2019-04-12 南京华讯方舟通信设备有限公司 多通道模数转换系统及其转换方法
CN110488718A (zh) * 2019-09-03 2019-11-22 哈尔滨工业大学 超多通道全同步数据采集系统
CN210244137U (zh) * 2019-10-12 2020-04-03 四川赛狄信息技术股份公司 一种四通道fmc采集子卡
CN111565046A (zh) * 2020-05-27 2020-08-21 中国科学技术大学 基于jesd204b的多板同步采集电路与方法
CN111736517A (zh) * 2020-08-07 2020-10-02 成都谱信通科技有限公司 一种基于多通道adc和fpga的同步采集处理卡系统

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104980156A (zh) * 2015-05-21 2015-10-14 熊猫电子集团有限公司 基于fpga的高速adc同步采集系统
KR101788257B1 (ko) * 2017-05-23 2017-10-19 엘아이지넥스원 주식회사 동기화된 스트리밍 데이터 수집을 위한 디지털 수신기
CN108134607A (zh) * 2017-12-20 2018-06-08 北京华航无线电测量研究所 基于jesd204b的板间高速ad同步采集电路及同步方法
CN109617552A (zh) * 2019-01-04 2019-04-12 南京华讯方舟通信设备有限公司 多通道模数转换系统及其转换方法
CN110488718A (zh) * 2019-09-03 2019-11-22 哈尔滨工业大学 超多通道全同步数据采集系统
CN210244137U (zh) * 2019-10-12 2020-04-03 四川赛狄信息技术股份公司 一种四通道fmc采集子卡
CN111565046A (zh) * 2020-05-27 2020-08-21 中国科学技术大学 基于jesd204b的多板同步采集电路与方法
CN111736517A (zh) * 2020-08-07 2020-10-02 成都谱信通科技有限公司 一种基于多通道adc和fpga的同步采集处理卡系统

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114812673A (zh) * 2022-04-02 2022-07-29 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法
CN114812673B (zh) * 2022-04-02 2023-11-10 北京卫星环境工程研究所 多参数多模块光纤数据同步测试方法
CN115097898A (zh) * 2022-08-26 2022-09-23 国仪量子(合肥)技术有限公司 基于jesd204b协议的多板同步波形输出装置及通信设备
CN116455394A (zh) * 2023-06-16 2023-07-18 成都铭科思微电子技术有限责任公司 一种多通道adc同步装置及自动同步方法
CN116455394B (zh) * 2023-06-16 2023-09-15 成都铭科思微电子技术有限责任公司 一种多通道adc同步装置及自动同步方法

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