CN112187276B - 多通道dac采样同步系统 - Google Patents

多通道dac采样同步系统 Download PDF

Info

Publication number
CN112187276B
CN112187276B CN202011044863.0A CN202011044863A CN112187276B CN 112187276 B CN112187276 B CN 112187276B CN 202011044863 A CN202011044863 A CN 202011044863A CN 112187276 B CN112187276 B CN 112187276B
Authority
CN
China
Prior art keywords
dac
clock
jesd204b
chip
configuration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011044863.0A
Other languages
English (en)
Other versions
CN112187276A (zh
Inventor
胡洪
唐洪军
张晓波
张艳如
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Southwest Electronic Technology Institute No 10 Institute of Cetc
Original Assignee
Southwest Electronic Technology Institute No 10 Institute of Cetc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Southwest Electronic Technology Institute No 10 Institute of Cetc filed Critical Southwest Electronic Technology Institute No 10 Institute of Cetc
Priority to CN202011044863.0A priority Critical patent/CN112187276B/zh
Publication of CN112187276A publication Critical patent/CN112187276A/zh
Application granted granted Critical
Publication of CN112187276B publication Critical patent/CN112187276B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters

Abstract

本发明公开的一种多通道DAC采样同步系统，属于高速串行接口芯片技术领域。旨在提供一种能够满足高速采样的DAC同步系统。本发明通过下述技术方实现：外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。

Description

多通道DAC采样同步系统
技术领域
本发明属于高速串行接口芯片技术领域，涉及一种FPGA同源数据与基于JESD204B协议的多通道DAC采样同步系统。
技术背景
随着对数据吞吐量要求越来越高，并行接口已经逐步被高速串行接口所取代。高速串行/解串器接口规范(JESD204B协议)支持高达12.5Gbyte/s的数据传输速率，具有引脚数目少、扩展性高等特点，已成为数模/模数转换器件接口的主流标准。由于单通道DA芯片无法满足高采样、输出多源的要求，常用方法是采用多通道数模DA芯片同步输出信号来提高采样率和增加输出信号源数量。而其同步问题成为制约系统稳定性的重要因素，有两种因素可以引起多片MUXDAC不同步,它们是时钟源不同步和内部MUX时钟分频计数器相位跳变。时钟源不同步可以通过使用高精度时钟驱动，延时可调时钟分频器件和合理的板级布线来解决，跳变则成为DAC同步的主要障碍。实际工作时，上电复位可使分频器件从固定相位开始计数。但由于电磁干扰、温度等原因，数字分频器件很容易产生相位跳动，从而使得多ADC/DAC出现异步现象。多通道DAC同步方法一般是利用DAC的反馈时钟与数据的相关性，通过分析反馈时钟的相位差获取异步相位反馈，然后进行复位或相位补偿实现ADC/DAC新同步。随着反馈时钟频率的不断升高,信号鉴相电路的压力越来越大。当前信号相位检测电路主要分为模拟、模数混合和全数字3种。模拟和模数混合电路往往具有电路复杂，易受温度影响，不灵活等缺点。传统的多通道DA芯片同步设计方法通常都是在可编程器件中做串并转换，再在印制板上做等长设计，以确保输出信号相位相同，对程序的输出数据延时和印制板设计要求较高。采用JESD204B协议进行高速串并转换，可以规避程序设计输出数据延时的调整，减少印制板布线难度等。
发明内容
本发明的目的是针对现有的DAC无法满足高采样和同步多源输出的要求，提出一种硬件结构简单，同步受控能力高，可扩展性强，能够满足高采样多通道DAC采样同步系统。
为达到以上目的，本发明提出了一种多通道DAC采样同步系统，包括：连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，并且FPGA芯片并行连接多通道高速数模转换器DAC，其特征在于：FPGA芯片内置程序软件集成了时钟配置模块、数字信号源生成模块、DAC配置模块和JESD204B配置模块；外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，分别为时钟配置模块、DAC配置模块提供逻辑时钟，为时钟分配芯片提供参考时钟；时钟配置模块对时钟分配芯片多路时钟信号输出完成具体参数配置，为数字信号源生成模块提供逻辑时钟，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；电源供电后，外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，JESD204B配置模块根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
本发明相比于现有技术具有如下有益效果：
1.硬件结构简单。本发明采用连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，FPGA并行连接多通道高速数模转换器DAC，易通过FPGA内部模块实现对时钟分配芯片和DAC芯片的配置。
2.受控同步能力高。本发明采用外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，时钟配置模块完成对时钟分配芯片的具体参数配置，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；仅在几个时钟周期内就可以实现高采样多通道DAC采样同步。利用JESD204B中使用的控制字符可使链路得到正确同步和监控，以便对齐。控制字符具备执行各种通路对齐功能的能力带来的串行数据链路的优势，每个控制字符帮助维持链路数据对齐和同步，能与模数转换器(A/D)和数模转换器(D/A)更快的采样速率同步。时钟分配芯片多路输出时钟的延时参数受FPGA内部时钟配置模块控制，避免了主要来自于时钟分配芯片输出的时钟相位不一致的同步误差。
3.可扩展性强。本发明利用FPGA内部模块对时钟分配芯片的配置，提供所有DAC需要使用的采样时钟、参考时钟以及FPGA内部JESD204B配置模块所需工作时钟各自同频同相即可实现同步采样。易扩展到单板多片DAC同步采样以及多板多片DAC的同步采样。
4.移植性强。本发明在FPGA中JESD204B配置模块直接调用IP核；采用状态机进行设计多通道高速DAC采样同步系统使得同步流程更具层次化，增强了程序的可读性和规范性。整个高速采样同步系统可配置不同采样速率，便于程序的移植。
本发明基于JESD204B协议，采用FPGA+DAC的核心架构，外接时钟源和时钟分配芯片，通过FPGA内部集成的模块完成时钟分配芯片，产生所需的各类时钟送入数字信号源生成模块、JESD204B配置模块和多个DAC芯片。数字信号源根据时钟分配芯片提供的逻辑时钟生成数据，送入JESD204B配置模块，完成多通道数据组帧，调用IP核完成数据译码并发送高速串行数据至DAC芯片，DAC芯片根据FPGA内部配置模块具体配置参数完成解数据帧输出到多通道，实现了高速DAC采样系统的多通道同步。多通道DAC采样同步系统且可配置不同的系统采样速率，在多通道高速数模采样领域有很好的应用前景。
附图说明
为了更清楚地理解本发明，参照本发明实施过程和附图，来描述本发明，其中：
图1是本发明多通道DAC采样同步系统架构框图。
图2是图1的FPGA建立JESD204B高速链路状态机跳转示意图
具体实施方式
参阅图1。在以下描述的优选实施例中，一种多通道DAC采样同步系统，包括：连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，并且FPGA芯片并行连接多通道高速数模转换器DAC。FPGA芯片内置程序软件集成了时钟配置模块、数字信号源生成模块、DAC配置模块和JESD204B配置模块；外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，分别为时钟配置模块、DAC配置模块提供逻辑时钟，为时钟分配芯片提供参考时钟；时钟配置模块对时钟分配芯片多路时钟信号输出完成具体参数配置，为数字信号源生成模块提供逻辑时钟，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；电源供电后，外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，JESD204B配置模块根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
多通道DAC采样同步系统主要由四部分组成，包括外部时钟源、时钟分配芯片、多通道高速数模转换DAC芯片和大规模可编程门阵列FPGA芯片，DAC芯片分别与FPGA芯片、时钟分配芯片相连组成多通道DAC采样同步系统。
外部时钟源为FPGA芯片提供时钟配置模块和DAC配置模块所需逻辑时钟，同时也为时钟分配芯片提供参考时钟；时钟分配芯片为DAC芯片提供采样时钟、参考时钟和FPGA内部数字信号源生成模块及JESD204B配置模块需要的逻辑时钟。
FPGA芯片内置集成时钟配置模块、DAC配置模块、数字信号源生成模块和JESD204B配置模块对应分别完成对时钟分配芯片、DAC芯片的配置、同源数字信号的产生和JESD204B链路的搭建和配置。
参阅图2。FPGA利用JESD204B的IP核建立与DAC的高速链路的状态机，将状态机分为空等待状态、时钟分配芯片配置状态、复位状态、DAC配置状态和JESD204B链路建立状态；上电FPGA程序加载完成后，FPGA产生复位信号使得状态机处于空等待状态；紧接着，在空等待状态计数固定周期后产生一个脉冲信号对时钟芯片进行配置，配置完成后进入复位状态；FPGA程序中控制多片DAC芯片的硬复位管脚进行复位操作，同时对FPGA端多个JESD204B的IP核进行软复位操作，复位完成后进入DAC配置状态。
FPGA通过DAC配置模块，配置DAC芯片的输入数据格式、输出通道数、JESD204B解帧参数、载波频率字、通道增益等等，配置完成后进入JESD204B建链状态；FPGA端产生JESD204B所需的参考脉冲建立高速链路，若建链成功后，FPGA端通过JESD204B配置模块发送同源数字信号，状态机进入空等待状态，等待下一次启动时钟配置脉冲再重新开始整个JESD204B建链流程；若建链失败则跳转到时钟分配芯片配置状态再次进行JESD204B建链流程。
FPGA内部时钟配置模块完成对时钟芯片的配置，输出多片DAC所需的采样时钟、参考时钟和FPGA内部数字信号源生成模块及JESD204B配置模块需要的逻辑时钟，确保DAC的采样时钟能够在上升沿采到参考时钟，可用高速示波器在时钟分配芯片输出端观测时钟信号的频率和相位关系。
时钟分配芯片配置完成后进入复位状态，复位完成后可用频谱仪观测DAC芯片默认输出的单载波信号；复位操作完成后，进入DAC配置状态。FPGA内部DAC配置模块可对复位后的多片DAC进行配置，配置输入数据格式、输出通道数、JESD204B的解帧参数、载波频率字、通道增益等等；
DAC芯片配置完成后进入JESD204B建链状态，数字信号源生成模块通过JESD204B配置模块将多通道组帧数据映射为有效码字转换为高速串行数据送入每个DAC芯片，DAC1、DAC2、DAC3、…、DACM根据配置完成解数据帧输出到多通道。
本说明书中公开的所有特征，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。

Claims (7)

1.一种多通道DAC采样同步系统，包括：连接了外部时钟源和时钟分配芯片的大规模可编程门阵列FPGA，并且FPGA芯片并行连接多通道高速数模转换器DAC，其特征在于：FPGA芯片内置程序软件集成了时钟配置模块、数字信号源生成模块、DAC配置模块和JESD204B配置模块；外部时钟源将时钟源数据流分别输入所述时钟配置模块、DAC配置模块和所述时钟分配芯片，分别为时钟配置模块、DAC配置模块提供逻辑时钟，为时钟分配芯片提供参考时钟；时钟配置模块对时钟分配芯片多路时钟信号输出完成具体参数配置，为数字信号源生成模块提供逻辑时钟，为多通道并行DAC芯片提供采样时钟、参考时钟和JESD204B配置模块所需逻辑时钟；电源供电后，外部提供时钟源，FPGA加载程序，数字信号源生成模块根据时钟分配芯片提供的逻辑时钟生成数字信号源，并送入JESD204B配置模块，JESD204B配置模块根据DAC芯片的通道数、DAC转换器数等信息将多通道数据组帧打包，再调用IP核提取帧数据并映射成有效的编码字，采用不同的排序方式来形成每个DAC转换器的所需的高速串行数据，DAC芯片根据配置将高速串行数据流中控制字符的帧对齐，按照JESD204B协议的要求完成解帧并输出到多通道，实现高速DAC采样多通道同步。
2.如权利要求1所述的多通道DAC采样同步系统，其特征在于：FPGA芯片内置集成时钟配置模块、DAC配置模块、数字信号源生成模块和JESD204B配置模块对应分别完成对时钟分配芯片、DAC芯片的配置、同源数字信号的产生和JESD204B链路的搭建和配置。
3.如权利要求1所述的多通道DAC采样同步系统，其特征在于：FPGA利用JESD204B的IP核建立与DAC的高速链路的状态机，将状态机分为空等待状态、时钟分配芯片配置状态、复位状态、DAC配置状态和JESD204B链路建立状态。
4.如权利要求3所述的多通道DAC采样同步系统，其特征在于：FPGA程序加载完成后产生复位信号，将状态机处于空等待状态，紧接着，在空等待状态计数固定周期后产生一个脉冲信号对时钟芯片进行配置，配置完成后进入复位状态；FPGA程序中控制多片DAC芯片的硬复位管脚进行复位操作，同时对FPGA端多个JESD204B的IP核进行软复位操作，复位完成后进入DAC配置状态。
5.如权利要求1所述的多通道DAC采样同步系统，其特征在于：FPGA通过DAC配置模块，配置DAC芯片的输入数据格式、输出通道数、JESD204B解帧参数、载波频率字和通道增益，配置完成后进入JESD204B建链状态。
6.如权利要求5所述的多通道DAC采样同步系统，其特征在于：FPGA端产生JESD204B所需的参考脉冲建立高速链路，若建链成功后，FPGA端通过JESD204B配置模块发送同源数字信号，状态机进入空等待状态，等待下一次启动时钟配置脉冲再重新开始整个JESD204B建链流程，若建链失败则跳转到时钟分配芯片配置状态再次进行JESD204B建链流程。
7.如权利要求1所述的多通道DAC采样同步系统，其特征在于：数字信号源生成模块通过JESD204B配置模块将多通道组帧数据映射为有效码字转换为高速串行数据送入DAC 1、DAC2、DAC3、…、DACM。
CN202011044863.0A 2020-09-28 2020-09-28 多通道dac采样同步系统 Active CN112187276B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011044863.0A CN112187276B (zh) 2020-09-28 2020-09-28 多通道dac采样同步系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011044863.0A CN112187276B (zh) 2020-09-28 2020-09-28 多通道dac采样同步系统

Publications (2)

Publication Number Publication Date
CN112187276A CN112187276A (zh) 2021-01-05
CN112187276B true CN112187276B (zh) 2023-03-21

Family

ID=73945666

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011044863.0A Active CN112187276B (zh) 2020-09-28 2020-09-28 多通道dac采样同步系统

Country Status (1)

Country Link
CN (1) CN112187276B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113098857B (zh) * 2021-03-29 2022-06-28 西安微电子技术研究所 一种多通道通信方法及系统
CN113533815B (zh) * 2021-06-29 2022-06-14 电子科技大学 一种基于时间戳的多通道采样同步方法
CN113467696B (zh) * 2021-06-30 2023-08-08 西南电子技术研究所（中国电子科技集团公司第十研究所） 多通道ad数据同步传输系统
CN113791666B (zh) * 2021-08-24 2023-03-07 电子科技大学 一种基于多dac的宽带高精度任意波形合成方法
CN115733706A (zh) * 2021-08-31 2023-03-03 宸芯科技有限公司 一种数据传输方法、装置、射频串行接口及存储介质
WO2023175967A1 (ja) * 2022-03-18 2023-09-21 日本電気株式会社 リンク確立装置、方法及びシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110032262A (zh) * 2019-04-17 2019-07-19 北京无线电测量研究所 一种基于jesd204b接口高速数字收发系统上电配置方法
CN110798211A (zh) * 2019-09-30 2020-02-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 并行adc采样系统传输路径延时误差的通用校准方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110032262A (zh) * 2019-04-17 2019-07-19 北京无线电测量研究所 一种基于jesd204b接口高速数字收发系统上电配置方法
CN110798211A (zh) * 2019-09-30 2020-02-14 西南电子技术研究所（中国电子科技集团公司第十研究所） 并行adc采样系统传输路径延时误差的通用校准方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
基于JESD204B协议的数据采集接口设计与实现;王红亮等;《电测与仪表》;20180410(第07期);全文 *

Also Published As

Publication number Publication date
CN112187276A (zh) 2021-01-05

Similar Documents

Publication Publication Date Title
CN112187276B (zh) 多通道dac采样同步系统
CN113467696B (zh) 多通道ad数据同步传输系统
CN102062798B (zh) 一种具有高速adc芯片的示波器
CN111565046B (zh) 基于jesd204b的多板同步采集电路与方法
US20010007577A1 (en) Method and apparatus for reducing power requirements in a multi gigabit parallel to serial converter
KR20170115041A (ko) 조정된 단일 클록 소스 동기 직렬화기­역직렬화기 프로토콜을 사용하는 고속 데이터 전송
US11902015B2 (en) Multi-channel signal synchronization system, circuit, and method
CN106970679B (zh) 一种基于时间-数字转换器电路的多芯片同步结构
CN111953320A (zh) 用于图像传感器的高精度同步模数混合信号发生器
CN113325921A (zh) 一种高速adc同步采集系统及方法
CN114090497A (zh) 一种高速数据采集时钟的同步方案
CN110955179B (zh) 一种基于pci总线的双通道共享时钟触发调延装置
US8035435B1 (en) Divided clock synchronization
CN112306932B (zh) 一种接口协议复用的方法及芯片
CN115102682B (zh) 一种用于超声系统的adc自动同步方法及设备
CN115936130A (zh) 基于fpga的多片dac脉冲输出同步与相位调节方法及系统
CN114527928A (zh) 数据采集卡、数据采集系统
US11909408B2 (en) SerDes module clock network architecture
CN211264148U (zh) 一种新型阵列adc采集同步装置
CN103763089A (zh) 多核高速dac同步发送iq调制信号的装置及方法
CN115905071B (zh) 一种高速高精度的数据传输系统和方法
CN112817367A (zh) 一种多通道大带宽信号同步产生方法与系统装置
CN113708764A (zh) 一种基于fpga的多片高速dac同步系统
CN114614823B (zh) 一种芯片时钟同步方法、数据采集卡及数据采集系统
CN111240401A (zh) 多通道时钟发生装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant