CN211264148U - 一种新型阵列adc采集同步装置 - Google Patents
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Abstract
本实用新型公开了一种新型阵列ADC采集同步装置，包括一个PCB基板，PCB基板上设置有时钟管理模块、射频接收模块、中频采集模块和数据处理模块，数据处理模块包括DSP单元和FPGA单元，DSP单元与FPGA单元连接，FPGA单元、时钟管理模块和中频采集模块相互连接，中频采集模块与射频接收模块连接，中频采集模块包括多个ADC芯片，时钟管理模块和FPGA单元位于PCB基板的中心位置，多个ADC芯片围绕时钟管理模块和FPGA单元以发散形式分布，多个ADC芯片与时钟管理模块和FPGA单元的所有连接线均为等长的。本实用新型具有体积小、重量轻、布局布线容易、散热方便、通道相位同步稳定的特点。
Description
技术领域
本实用新型涉及数字信号处理领域，具体涉及一种新型阵列ADC采集同步装置。
背景技术
在数字信号处理领域，多通道阵列ADC同步采集面临诸多工程性难题，如设备体积、重量、布局布线、散热性能、同步稳定性等。传统方案受限于设计难度，多采用分模块设计方式，将多个小规模的ADC模块通过连接器甚至机架组装到一起，实现几十通道的阵列采集。传统方案的产品体积大，重量大。现在普遍的方案均无法很好的平衡各方面的设计要求。
实用新型内容
本实用新型针对上述问题，提供了一种新型阵列ADC采集同步装置，解决多通道阵列ADC同步设备体积大、重量大、散热差、布局布线不合理、同步稳定性差的问题。
本实用新型通过下述技术方案实现：
一种新型阵列ADC采集同步装置，包括时钟管理模块、射频接收模块、中频采集模块和数据处理模块，所述数据处理模块包括DSP单元和FPGA单元，所述DSP单元与所述FPGA单元连接，所述FPGA单元、所述时钟管理模块和所述中频采集模块相互连接，所述中频采集模块与射频接收模块连接，所述中频采集模块包括多个ADC芯片，还包括一个PCB基板，所述时钟管理模块、所述射频接收模块、所述中频采集模块和所述数据处理模块均设置于所述PCB基板上，所述时钟管理模块和所述FPGA单元位于所述PCB基板的中心位置，所述多个ADC芯片围绕所述时钟管理模块和所述FPGA单元以发散形式分布，所述多个ADC芯片与所述时钟管理模块的所有连接线均为等长的，所述多个ADC芯片与所述FPGA单元的所有连接线均为等长的。
将时钟管理模块、射频接收模块、中频采集模块和数据处理模块设置在同一个PCB基板上，一个PCB基板实现所有通道，减少连接器数量和走线，并且采用单一结构件PCB基板进行自然散热，可充分发挥电源性能，降低了系统功耗。并且将所述时钟管理模块和所述FPGA单元位于所述PCB基板的中心位置，所述多个ADC芯片围绕所述时钟管理模块和所述FPGA单元以发散形式分布，由中心位置向周围发散的形式进行布线，既有利于散热也方向了布局布线。所述多个ADC芯片与所述时钟管理模块的所有连接线均为等长的，使得ADC芯片时钟基准达到同步，所述多个ADC芯片与所述FPGA单元的所有连接线均为等长的，使系统内时钟达到同步，合理的布局布线实现了ADC芯片时钟基准同步和系统内时钟同步。
进一步的，所述PCB基板为圆盘形，在发挥散热功能的前提下，最大化PCB基板的空间利用率。
进一步的，所述PCB基板边沿设置多个用于隔离通道的缺口。
优选的，所述ADC芯片为基于JESD204b接口的，所述ADC芯片将数据汇聚到中心处理器进行相位同步，基于JESD204b接口实现同步，几乎不受温度等环境变化影响，通道相位同步稳定。优选的，所述多个ADC芯片为24个，所述ADC芯片型号为AD9250，一个PCB基板上实现了48个ADC采集通道。
进一步的，所述时钟管理模块包括一片HCM7044、四片HCM7043和晶振。
进一步的，所述FPGA单元型号为Xilinx的7系列FPGA XC7V690T。
进一步的，所述射频接收模块包括多个天线组件和射频组件。
进一步的，所述DSP单元连接上位机显控软件。
本实用新型与现有技术相比，具有如下的优点和有益效果：
1、体积小、重量轻：选用大规模FPGA作中心处理器件，向四周扇出ADC芯片控制线，在一张PCB上实现了多个ADC采集通道，体积和重量上有明显改善。
2、布局布线容易、成本低：一张PCB实现所有通道，减少连接器数量和走线，成本降低。
3、散热方便：无需多块模块堆叠，采用单一结构件自然散热即可。且因可充分发挥电源性能，降低了系统功耗。
4、通道相位同步稳定：ADC芯片选用AD9250，此芯片基于JESD204b接口，将数据汇聚到中心处理器进行相位同步。基于JESD204b接口实现同步，几乎不受温度等环境变化影响。
附图说明
此处所说明的附图用来提供对本实用新型实施例的进一步理解，构成本申请的一部分，并不构成对本实用新型实施例的限定。在附图中：
图1为实施例结构示意图；
图2为实施例的电路结构图。
附图中标记及对应的零部件名称：
1-FPGA，2-ADC芯片，3-DSP单元，4-时钟芯片。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本实用新型作进一步的详细说明，本实用新型的示意性实施方式及其说明仅用于解释本实用新型，并不作为对本实用新型的限定。
实施例
如图1所示的PCB设计布局，中间位置是FPGA 1、DSP 3、时钟芯片4等中心处理器件，以圆形方式向四周扇出24片ADC芯片2，在一张PCB上实现了48个ADC采集通道。本实施例采用中心对称设计方式，很好的平衡了各种设计约束，降低了设计和生产的工艺控制难度。
如图1所示的PCB设计布局，中心为大容量FPGA处理器，四周为ADC采集电路。本实施例实现同步的核心为ADC同步时钟管理电路和FPGA多通道同步数据对齐。本实施例采用Xilinx的7系列FPGA XC7V690T，搭配24片ADC实现48路中频信号ADC采集。24片ADC芯片，封装并输出48路ADC数据，经高速接口发送到FPGA。在核心处理器FPGA内部将48路ADC数据进行帧解析，识别出每路信号中的第一个有效采样点实现同步。
本实施例的电路原理如图2所示，包含：时钟管理模块、射频接收模块、中频采集模块和数据处理模块。
时钟管理模块为系统实现48路接收信号同步的关键。时钟管理模块采用1片HCM7044+4片HCM7043实现，由HCM7044产生ADC同步采样时钟和SYSREF信号，经4片HCM7043分发到24片ADC芯片。工程上，通过PCB走线等长控制策略，保证24片ADC芯片同时收到SYSREF信号，实现ADC时钟基准同步。为方便时钟相位调试，HCM7044芯片和HCM7043芯片均采用DSP进行寄存器配置。电路上电后，DSP顺序配置HMC7044和HMC7043，输出系统工作所需的各路时钟信号。然后，FPGA开始并行配置24片AD9250芯片，使AD9250全部处于等待SYSREF信号的状态。主FPGA触发HMC7044向4片HMC7043输出SYSREF触发信号，HMC7043收到SYSREF触发信号后，同时向24片AD9250和FPGA发送SYSREF脉冲信号。由此实现了系统内时钟同步。AD9250接收到SYSREF后继续完成配置，并开始输出JESD204B多帧数据。
射频接收模块包含24个天线组件和射频组件，每个天线组件包含2个通道，将接收的无线电射频信号转换为48路中频信号。天线组件安装在半球面上，实现360°方向信号接收。
中频采集模块采用24片AD9250芯片实现48路中频信号采集。采集的数据通过48路Jesd204b接口传输到FPGA。中频采集模块电路PCB布局设计采用中心对称发散结构，布线保证时钟芯片输出到24片AD9250的DCLK和SYSREF等长，确保24路ADC芯片接收到的时钟相位一致。同时，通过PCB布线设计保证24片ADC到FPGA的数据链路等长。
数据处理模块包括1片FPGA和1片DSP。FPGA接收并解析24片AD9250输出的48路Jesd204b接口数据，根据接口协议对数据进行相位对齐处理。相位对齐后的数据经算法处理，提取通信数据。DSP通过以太网接口与上位机软件通信，接收上位机指令配置FPGA内部算法处理模块工作参数，并将FPGA解析后的数据组帧后发送到上位机进行显示。DSP和FPGA间通过EMIF交互控制指令，通过SRIO高速接口交互接收的通信数据。
本实施例方案采用中心对称设计，选用大规模FPGA作中心处理器件，以圆形方式向四周扇出ADC芯片控制线，在一张PCB上实现了48个ADC采集通道，在体积和重量上有明显改善。一张PCB实现所有通道，减少连接器数量和走线，成本降低，布局布线容易。本方案无需多块模块堆叠，采用单一结构件自然散热即可。且因可充分发挥电源性能，降低了系统功耗。ADC芯片选用24片AD9250，此芯片基于JESD204b接口，将数据汇聚到中心处理器进行相位同步。基于JESD204b接口实现同步，几乎不受温度等环境变化影响，达到了通道相位同步稳定的效果。
以上所述的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
Claims (10)
1.一种新型阵列ADC采集同步装置，包括时钟管理模块、射频接收模块、中频采集模块和数据处理模块，所述数据处理模块包括DSP单元和FPGA单元，所述DSP单元与所述FPGA单元连接，所述FPGA单元、所述时钟管理模块和所述中频采集模块相互连接，所述中频采集模块与射频接收模块连接，所述中频采集模块包括多个ADC芯片，其特征在于，还包括一个PCB基板，所述时钟管理模块、所述射频接收模块、所述中频采集模块和所述数据处理模块均设置于所述PCB基板上，所述时钟管理模块和所述FPGA单元位于所述PCB基板的中心位置，所述多个ADC芯片围绕所述时钟管理模块和所述FPGA单元以发散形式分布，所述多个ADC芯片与所述时钟管理模块的所有连接线均为等长的，所述多个ADC芯片与所述FPGA单元的所有连接线均为等长的。
2.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述PCB基板为圆盘形。
3.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述PCB基板边沿设置多个用于隔离通道的缺口。
4.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述ADC芯片为基于JESD204b接口的。
5.根据权利要求4所述的新型阵列ADC采集同步装置，其特征在于，所述ADC芯片型号为AD9250。
6.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述多个ADC芯片为24个。
7.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述时钟管理模块包括一片HCM7044、四片HCM7043和晶振。
8.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述FPGA单元型号为Xilinx的7系列FPGA XC7V690T。
9.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述射频接收模块包括多个天线组件和射频组件。
10.根据权利要求1所述的新型阵列ADC采集同步装置，其特征在于，所述DSP单元连接上位机显控软件。
Priority Applications (1)
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| CN202020399814.8U CN211264148U (zh) | 2020-03-25 | 2020-03-25 | 一种新型阵列adc采集同步装置 |
Applications Claiming Priority (1)
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| CN202020399814.8U CN211264148U (zh) | 2020-03-25 | 2020-03-25 | 一种新型阵列adc采集同步装置 |
Publications (1)
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| CN211264148U true CN211264148U (zh) | 2020-08-14 |
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| CN202020399814.8U Active CN211264148U (zh) | 2020-03-25 | 2020-03-25 | 一种新型阵列adc采集同步装置 |
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| CN (1) | CN211264148U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115102682A (zh) * | 2022-06-17 | 2022-09-23 | 万东百胜(苏州)医疗科技有限公司 | 一种用于超声系统的adc自动同步方法及设备 |
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2020
- 2020-03-25 CN CN202020399814.8U patent/CN211264148U/zh active Active
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| CN115102682A (zh) * | 2022-06-17 | 2022-09-23 | 万东百胜(苏州)医疗科技有限公司 | 一种用于超声系统的adc自动同步方法及设备 |
| CN115102682B (zh) * | 2022-06-17 | 2023-12-29 | 万东百胜(苏州)医疗科技有限公司 | 一种用于超声系统的adc自动同步方法及设备 |
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