CN113468005B - 芯片验证系统及其时钟电路 - Google Patents

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Abstract

本发明提供一种芯片验证系统及其时钟电路。所述芯片验证系统包括：型号相同的四片FPGA，所述四片FPGA之间两两互联，其中任意两片FPGA之间均通过多对GTH信号线和多组IO信号线互联，每组IO信号线包括第一数量的用于传输差分信号或者单端信号的功能可选信号线和第二数量的用于传输单端信号的单一功能信号线。本发明能够满足复杂数字IC设计需求的规模。

Description

芯片验证系统及其时钟电路
技术领域
本发明涉及芯片验证技术领域，尤其涉及一种芯片验证系统及其时钟电路。
背景技术
在芯片(IC)设计阶段，工程师需要搭建一个验证系统，将芯片的全部功能放置在验证系统上，通过软件代码验证芯片相关功能是否正确。随着IC技术的演进，IC设计的复杂度越来越高，例如手机芯片非常容易实现8核处理器、16核处理器等，这种规模的数字IC资源消耗大，对验证系统的要求也变得越来越高。现有的单片FPGA搭建的验证系统已经无法满足验证要求，因此有必要提出一种新的芯片验证系统。
发明内容
为解决上述问题，本发明提供了一种芯片验证系统及其时钟电路，能够满足复杂数字IC设计需求的规模。
第一方面，本发明提供一种芯片验证系统，所述系统包括：型号相同的四片FPGA，所述四片FPGA之间两两互联，其中任意两片FPGA之间均通过多对GTH信号线和多组IO信号线互联，每组IO信号线包括第一数量的用于传输差分信号或者单端信号的功能可选信号线和第二数量的用于传输单端信号的单一功能信号线。
可选地，所述系统还包括：与四片FPGA一一对应连接的四组用于传输GTH信号的QSFP+连接器，每组QSFP+连接器包括多个QSFP+连接器，每个QSFP+连接器与所连接的FPGA之间均通过多对GTH信号线连接。
可选地，所述系统还包括：与四片FPGA一一对应连接的四组用于传输IO信号的IO信号连接器，每组IO信号连接器包括多个IO信号连接器，每个IO信号连接器与所连接的FPGA之间均通过一组IO信号线连接，每组IO信号线包括第一数量的用于传输差分信号或者单端信号的功能可选信号线和第二数量的用于传输单端信号的单一功能信号线。
可选地，所述系统还包括：与四片FPGA一一对应连接的四个用于传输GTH信号的GTH信号连接器，每个GTH信号连接器与所连接的FPGA之间均通过多对GTH信号线连接。
可选地，所述四片FPGA的型号为XCVU440。
第二方面，本发明提供一种应用于如第一方面提供的芯片验证系统的时钟电路，所述电路包括：
第一交叉点开关，被配置为输入多路时钟，输入的多路时钟包括第一外部差分时钟、第一本地晶振时钟以及每片FPGA内部反馈时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第一PLL锁相环，被配置为输入所述第一交叉点开关输出的一路时钟和第一外部单端时钟，对输入的时钟进行倍频，输出多路倍频后的时钟；
第二PLL锁相环，被配置为输入所述第一交叉点开关输出的一路时钟和第二外部单端时钟，对输入的时钟进行倍频，输出多路倍频后的时钟；
第二交叉点开关，被配置为输入所述第一交叉点开关输出的一路时钟、第二外部差分时钟、每片FPGA内部反馈时钟以及所述第二PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第三交叉点开关，被配置为输入第二本地晶振时钟、第三外部差分时钟、每片FPGA内部反馈时钟以及所述第二PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第四交叉点开关，被配置为输入第三本地晶振时钟、第四外部差分时钟、每片FPGA内部反馈时钟以及所述第一PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
多个无时钟选择功能的时钟缓冲器，其中每个无时钟选择功能的时钟缓冲器被配置为输入所述第二交叉点开关、所述第三交叉点开关或者所述第四交叉点开关输出的一路时钟，输出一路时钟，该路时钟输出至FPGA。
可选地，所述电路还包括：多个有时钟选择功能的时钟缓冲器，其中每个有时钟选择功能的时钟缓冲器被配置为输入所述第二交叉点开关、所述第三交叉点开关或者所述第四交叉点开关输出的一路时钟，同时输入一路外部单端时钟，输出多路时钟，输出的多路时钟的每一路时钟为输入的多路时钟的任意一路，且输出的多路时钟的其中一路时钟输出至FPGA，作为FPGA时钟。
可选地，其中每个有时钟选择功能的时钟缓冲器输出的多路时钟的至少一路时钟用于对外输出，作为一个外部单端时钟。
可选地，其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至所述第一交叉点开关，作为一个环回时钟。
可选地，其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至子卡，作为子卡时钟。
本发明提供的芯片验证系统及其时钟电路，采用四片FPGA对称式结构设计，构建高容量逻辑系统，能够满足复杂数字IC设计需求的规模，通过内部众多的IO和GTH互联，可以达到高速率和高带宽。而且FPGA上每路时钟都不是固定的，都可以通过软件进行设定，时钟的来源支持外部差分时钟，外部单端时钟，PLL倍频时钟，本地晶振时钟，FPGA环回时钟，时钟方案灵活，适用于各种场景。
附图说明
图1为本发明一实施例提供的芯片验证系统的结构框图；
图2为本发明一实施例提供的芯片验证系统的时钟电路的结构框图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
下面结合附图，对本发明的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
图1示出了本发明实施例提供的一种芯片验证系统的结构框图。如图1所示，该芯片验证系统采用对称式结构设计，包括型号相同的四片FPGA，分为记为FPGA1，FPGA2，FPGA3，FPGA4，四片FPGA可以使用最先进的FPGA，例如XCVU440，支持FPGA之间的互联。
四片FPGA之间两两互联，其中任意两片FPGA之间均通过多对GTH信号线和多组IO信号线互联，每组IO信号线包括第一数量的用于传输差分信号或者单端信号的功能可选信号线和第二数量的用于传输单端信号的单一功能信号线。
四片FPGA在进行基带信号处理时，需要在各FPGA之间进行加速器模块划分，随着模块之间交互数据采样率和流数增加，各FPGA之间能支持更高数据率传输接口，带宽需求如表1所示。
表1不同FPGA之间带宽需求
Figure BDA0003138161450000051
作为一种实施方式，为保证FPGA之间有足够带宽供数据传输，如图1所示，任意两片FPGA之间通过8对GTH信号线互联，并通过3组IO信号线互联，每组IO信号线包括52根信号线，其中48根功能可选信号线可以用于传输差分信号，也可以用于传输单端信号，另外4根单一功能信号线只能传输单端信号。
从图1可以看出，四片FPGA对内互联是对称的，FPGA1与FPGA2在IO和GTH上的互联完全对称于FPGA3与FPGA4的互联，这样形成一个水平面的对称。
FPGA1与FPGA3在IO和GTH上的互联完全对称于FPGA2与FPGA4的互联，这样形成一个垂直面的对称。
FPGA1与FPGA4在IO和GTH上的互联完全对称于FPGA2与FPGA3的互联，这样形成一个对角的对称。
在实际的应用过程中，可以让四片FPGA互相替换，可以各自替换，可以在水平面替换，可以在垂直面替换，可以对角替换，应用灵活多变，适应特殊的需求。例如，可以组建4个独立用户模式，每一个FPGA独立工作，用户验证小容量的ASIC设计。也可以利用2个FPGA构建2用户模式，而且这两个用户是对称的，可以用于交叉验证。
进一步地，在上述四片FPGA对称互联结构的基础上，芯片验证系统还包括：与四片FPGA一一对应连接的四组用于传输GTH信号的QSFP+连接器，每组QSFP+连接器包括多个QSFP+连接器，每个QSFP+连接器与所连接的FPGA之间均通过多对GTH信号线连接。
参考图1，作为一种实施方式，每片FPGA都连接了5个对外的QSFP+连接器，每个QSFP+连接器上对应FPGA的信号是完全一致的。每个QSFP+连接器都有8根信号线，可以传输4对GTH信号，每对支持10GBPS以上速率。在实际的应用中，这四片FPGA完全可以独立工作，互不干涉，可以彼此替代，也可以用QSFP+连接器进行彼此外部互联。
进一步地，芯片验证系统还可以包括：与四片FPGA一一对应连接的四组用于传输IO信号的IO信号连接器，每组IO信号连接器包括多个IO信号连接器，每个IO信号连接器与所连接的FPGA之间均通过一组IO信号线连接，每组IO信号线包括第一数量的用于传输差分信号或者单端信号的功能可选信号线和第二数量的用于传输单端信号的单一功能信号线。
参考图1，作为一种实施方式，每片FPGA连接了19个对外的IO信号连接器，可以使用HT3连接器，每个HT3连接器上对应FPGA的信号是完全对称一模一样。每个HT3连接器都有52根IO信号线，其中48根信号线既可以做差分信号对也可以做单端信号，另外4根信号线只能用作单端信号。另外每个HT3连接器上都有对外的供电电源3.3V和VCCIO电源，其中VCCIO电源可以通过上位机软件进行设定。在实际的应用上，可以用这19个HT3连接器进行内部互联，也可以通过这19个连接器插上各种不同功能的子卡。
另外，芯片验证系统还可以包括：与四片FPGA一一对应连接的四个用于传输GTH信号的GTH信号连接器，每个GTH信号连接器与所连接的FPGA之间均通过多对GTH信号线连接。例如，GTH信号连接器可以使用HT3连接器，每个HT3连接器和FPGA之间传输4对GTH信号。
另外说明的是，本发明实施例的芯片验证系统的电源方案如下：采用电源板和验证系统对接的方式，确保电源板检测正确后再与验证系统对接，不会因为个别电源器件的不良导致验证系统的FPGA损坏。电源采用内部和外部分开独立供电。
本发明实施例提供的芯片验证系统采用四片FPGA对称式结构设计，构建高容量逻辑系统，能够满足复杂数字IC设计需求的规模，通过内部众多的IO和GTH互联，可以达到高速率和高带宽。若是带宽还是不够，可以通过外部的IO和GTH互联，构建更大的带宽。其次，各FPGA在对内互联和对外连接都是对称的，增加了芯片验证系统的灵活性，每片FPGA用于对外和对内互联的GTH接口和IO接口分配上也充分考虑系统实现需求，支持高数据传输速率，满足数据交互速率要求。
另一方面，在芯片验证中，芯片验证系统会需求不同的时钟，对时钟提出各种各样复杂的要求。因此本发明实施例提出一种芯片验证系统的时钟电路，能适配各种复杂场景使用，满足多用途。
图2示出了本发明实施例提供的一种芯片验证系统的时钟电路的结构框图，该时钟电路可以应用于上述实施例的芯片验证系统。如图2所示，该时钟电路包括四个交叉点开关(crosspoint)，记为第一交叉点开关201、第二交叉点开关202、第三交叉点开关203和第四交叉点开关204，四个交叉点开关201～204各自有4路时钟输入，四路时钟输出。四个交叉点开关201～204可以使用型号为SY89540U的交叉点开关，在输出端口上可以选择任何一路的输入，可以适应非常灵活多变的应用。还包括第一PLL锁相环211和第二PLL锁相环212，两个锁相环211、212可以采用Si5324C-C-GM，其可以输出高精度低抖动的低电压差分时钟信号LVDS，通过设定相应的寄存器，可以输出不超过950M频率的任意频点的时钟。还包括多个无时钟选择功能的时钟缓冲器，本实施例中，示出了8个无时钟选择功能的时钟缓冲器221～228，时钟缓冲器221～228可以采用SI5330B A00206。
其中，第一交叉点开关201，被配置为输入多路时钟，输入的多路时钟包括第一外部差分时钟(由J2、J3输入)、第一本地晶振时钟(125Mhz)以及每片FPGA内部反馈时钟(FPGA1/2/3/4CLK_FEEDBACK)，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第一PLL锁相环211，被配置为输入第一交叉点开关201输出的一路时钟和第一外部单端时钟(由J5输入)，对输入的时钟进行倍频，输出多路倍频后的时钟，例如图2中，一路时钟输出至J12，一路时钟输出至J21，一路时钟输出至第四交叉点开关204；
第二PLL锁相环212，被配置为输入第一交叉点开关201输出的一路时钟和第二外部单端时钟(由J14输入)，对输入的时钟进行倍频，输出多路倍频后的时钟，例如图2中，一路时钟输出至第三交叉点开关203，一路时钟输出至第二交叉点开关202；
第二交叉点开关202，被配置为输入第一交叉点开关201输出的一路时钟、第二外部差分时钟(由J8、J18输入)、每片FPGA内部反馈时钟以及第二PLL锁相环212输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第三交叉点开关203，被配置为输入第二本地晶振时钟(48Mhz)、第三外部差分时钟(由J6、J17输入)、每片FPGA内部反馈时钟以及第二PLL锁相环212输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第四交叉点开关204，被配置为输入第三本地晶振时钟(26Mhz)、第四外部差分时钟(由J10、J16输入)、每片FPGA内部反馈时钟以及第一PLL锁相环211输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
时钟缓冲器221～224被配置为各自输入第二交叉点开关202输出的一路时钟，时钟缓冲器225～226被配置为各自输入第三交叉点开关203输出的一路时钟，时钟缓冲器227～228被配置为各自输入第四交叉点开关204输出的一路时钟。
另外地，第三交叉点开关203输出的一路差分时钟，由J11、J22向外部输出。第四交叉点开关204输出的一路差分时钟，由J7、J19向外部输出。
上述时钟方案中有PLL，有交叉点开关等器件，采用先进的PLL，输出低抖动高精度时钟。通过与交叉点开关配合，灵活选择PLL的输入时钟，让整个时钟的方案会非常的灵活多变，适应非常复杂的需求。
进一步地，在上述实施例的基础上，时钟电路还可以包括多个有时钟选择功能的时钟缓冲器，其中每个有时钟选择功能的时钟缓冲器被配置为输入第二交叉点开关、第三交叉点开关或者第四交叉点开关输出的一路时钟，同时输入一路外部单端时钟，输出多路时钟，输出的多路时钟的每一路时钟为输入的多路时钟的任意一路，且输出的多路时钟的其中一路时钟输出至FPGA，作为FPGA时钟。另外，其中每个有时钟选择功能的时钟缓冲器输出的多路时钟的至少一路时钟用于对外输出，作为一个外部单端时钟。其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至所述第一交叉点开关，作为一个环回时钟。其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至子卡，作为子卡时钟。
本实施例中，示出了2个有时钟选择功能的时钟缓冲器231～232，时钟缓冲器231～232可以采用Si53302-B-GM。
时钟缓冲器231被配置为输入第四交叉点开关204输出的一路时钟，同时输入一路外部单端时钟(由J4输入)，输出四路时钟，输出的每路时钟可以是任意一路输入时钟，输出的四路时钟中，一路时钟输出至FPGA，作为FPGA时钟，两路时钟用于对外输出，由J9、J20向外部输出，还有一路时钟输出至第一交叉点开关201，作为一个环回时钟。
时钟缓冲器232被配置为输入第三交叉点开关203输出的一路时钟，同时输入一路外部单端时钟(由J15输入)，输出四路时钟，输出的每路时钟可以是任意一路输入时钟，输出的四路时钟中，一路时钟输出至FPGA，作为FPGA时钟，两路时钟用于对外输出，由J13、J23向外部输出，还有一路时钟输出至子卡，作为子卡时钟。
上述实施例中，每片FPGA上有10路时钟输入，每路时钟都不是固定的，都可以通过软件进行设定，时钟的来源支持外部差分时钟，外部单端时钟，PLL倍频时钟，本地晶振时钟，FPGA环回时钟，时钟方案灵活，适用于各种场景。
上述实施例的时钟电路在单个系统中支持单端时钟的环回和差分时钟的环回。例如，在单端系统的环回中，外部时钟可以通过J4接入单端时钟，再通过时钟缓冲器231可以输入给FPGA，还可以输出到第一交叉点开关。再通过第一交叉点开关可以将时钟输送给两个PLL和第二交叉点开关，可以通过PLL倍频时钟输送到FPGA的任何端口上，或者不经过PLL倍频，将PLL当作一个缓冲器使用，将时钟直接输送到10个FPGA的端口上。在差分系统的环回中，时钟可以通过J2和J3输入差分信号，通过第一交叉点开关可以将差分信号给到两个PLL和第二交叉点开关，这样时钟可以通过PLL倍频或者不倍频输入到10个FPGA的端口上。
上述实施例的时钟电路在系统级联上也可以灵活应用，例如首先单端时钟有J4输入，时钟输入后通过时钟缓冲器231、PLL、交叉点开关等将时钟可以输送到FPGA的任意端口，而且通过时钟缓冲器231后J9和J20都是单端时钟，可以级联到下一个设备的J4上，然后下一个的J9和J20又可以连接下一个设备的J4，时钟方案上可以级联无数个设备。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (5)

1.一种应用于芯片验证系统的时钟电路，所述芯片验证系统包括型号相同的四片FPGA，其特征在于，所述时钟电路包括：
第一交叉点开关，被配置为输入多路时钟，输入的多路时钟包括第一外部差分时钟、第一本地晶振时钟以及每片FPGA内部反馈时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第一PLL锁相环，被配置为输入所述第一交叉点开关输出的一路时钟和第一外部单端时钟，对输入的时钟进行倍频，输出多路倍频后的时钟；
第二PLL锁相环，被配置为输入所述第一交叉点开关输出的一路时钟和第二外部单端时钟，对输入的时钟进行倍频，输出多路倍频后的时钟；
第二交叉点开关，被配置为输入所述第一交叉点开关输出的一路时钟、第二外部差分时钟、每片FPGA内部反馈时钟以及所述第二PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第三交叉点开关，被配置为输入第二本地晶振时钟、第三外部差分时钟、每片FPGA内部反馈时钟以及所述第二PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
第四交叉点开关，被配置为输入第三本地晶振时钟、第四外部差分时钟、每片FPGA内部反馈时钟以及所述第一PLL锁相环输出的一路倍频时钟，输出多路时钟，输出的多路时钟中的每一路时钟为输入的多路时钟的任意一路；
多个无时钟选择功能的时钟缓冲器，其中每个无时钟选择功能的时钟缓冲器被配置为输入所述第二交叉点开关、所述第三交叉点开关或者所述第四交叉点开关输出的一路时钟，输出一路时钟，该路时钟输出至FPGA。
2.根据权利要求1所述的时钟电路，其特征在于，所述时钟电路还包括：
多个有时钟选择功能的时钟缓冲器，其中每个有时钟选择功能的时钟缓冲器被配置为输入所述第二交叉点开关、所述第三交叉点开关或者所述第四交叉点开关输出的一路时钟，同时输入一路外部单端时钟，输出多路时钟，输出的多路时钟的每一路时钟为输入的多路时钟的任意一路，且输出的多路时钟的其中一路时钟输出至FPGA，作为FPGA时钟。
3.根据权利要求2所述的时钟电路，其特征在于，其中每个有时钟选择功能的时钟缓冲器输出的多路时钟的至少一路时钟用于对外输出，作为一个外部单端时钟。
4.根据权利要求2所述的时钟电路，其特征在于，其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至所述第一交叉点开关，作为一个环回时钟。
5.根据权利要求2所述的时钟电路，其特征在于，其中一个有时钟选择功能的时钟缓冲器输出的多路时钟的其中一路时钟输出至子卡，作为子卡时钟。
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