JPH1198101A - データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 - Google Patents
データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路Info
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- JPH1198101A JPH1198101A JP9251215A JP25121597A JPH1198101A JP H1198101 A JPH1198101 A JP H1198101A JP 9251215 A JP9251215 A JP 9251215A JP 25121597 A JP25121597 A JP 25121597A JP H1198101 A JPH1198101 A JP H1198101A
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Time-Division Multiplex Systems (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 タイミング設計が容易なシリアル―パラレル
変換回路を実現する。 【解決手段】 ３つのフリップフロップを用いて基本Ｄ
ＥＭＵＸモジュールを構成する。この場合、入力データ
をＭＳＭ―ＦＦに入力し、その出力を出力データＤ０と
する。また、入力データをＤ―ＦＦに入力し、その出力
を出力データＤ１とする．さらに、それらＭＳＭ―ＦＦ
及びＤ―ＦＦに入力するクロックを２分周し遅延回路で
タイミング調整して次段に出力する。この構成したモジ
ュールをツリー型に組合わせることにより、タイミング
設計が容易なシリアル―パラレル変換回路を構成でき
る。
変換回路を実現する。 【解決手段】 ３つのフリップフロップを用いて基本Ｄ
ＥＭＵＸモジュールを構成する。この場合、入力データ
をＭＳＭ―ＦＦに入力し、その出力を出力データＤ０と
する。また、入力データをＤ―ＦＦに入力し、その出力
を出力データＤ１とする．さらに、それらＭＳＭ―ＦＦ
及びＤ―ＦＦに入力するクロックを２分周し遅延回路で
タイミング調整して次段に出力する。この構成したモジ
ュールをツリー型に組合わせることにより、タイミング
設計が容易なシリアル―パラレル変換回路を構成でき
る。
Description
【０００１】
【発明の属する技術分野】本発明はデータデマルチプレ
クサ回路及びこれを用いたシリアル―パラレル変換回路
に関し、特に光通信等に利用するシリアル―パラレル変
換回路に用いるデータデマルチプレクサ回路及びこれを
用いたシリアル―パラレル変換回路に関する。
クサ回路及びこれを用いたシリアル―パラレル変換回路
に関し、特に光通信等に利用するシリアル―パラレル変
換回路に用いるデータデマルチプレクサ回路及びこれを
用いたシリアル―パラレル変換回路に関する。
【０００２】
【従来の技術】光通信等でシリアル伝送される信号を、
パラレル信号に変換する回路として、図５（ａ）に示さ
れているツリー型シリアル−パラレル変換（ＤＥＭＵ
Ｘ）回路が用いられる場合がある。この回路はクロック
信号の立上りタイミングで動作するエッジトリガのフリ
ップフロップ（Ｄ−ＦＦ）（同図（ｂ））と、ラッチ回
路を３つ組合わせることで、クロック信号の立下りのタ
イミングでデータを取込み、次のクロック立上りタイミ
ングから、１クロック周期にわたってデータを保持する
ことができるＭａｓｔｅｒ−Ｓｌａｖｅ−Ｍａｓｔｅｒ
型フリップフロップ（ＭＳＭ−ＦＦ）（同図（ｃ））と
を含んで構成されている。そして、同回路では各ステー
ジで、信号を２分岐しながら、周波数を半分ずつに落と
していく。
パラレル信号に変換する回路として、図５（ａ）に示さ
れているツリー型シリアル−パラレル変換（ＤＥＭＵ
Ｘ）回路が用いられる場合がある。この回路はクロック
信号の立上りタイミングで動作するエッジトリガのフリ
ップフロップ（Ｄ−ＦＦ）（同図（ｂ））と、ラッチ回
路を３つ組合わせることで、クロック信号の立下りのタ
イミングでデータを取込み、次のクロック立上りタイミ
ングから、１クロック周期にわたってデータを保持する
ことができるＭａｓｔｅｒ−Ｓｌａｖｅ−Ｍａｓｔｅｒ
型フリップフロップ（ＭＳＭ−ＦＦ）（同図（ｃ））と
を含んで構成されている。そして、同回路では各ステー
ジで、信号を２分岐しながら、周波数を半分ずつに落と
していく。
【０００３】すなわち、同図に示されているステージＳ
１には、データ（Ｄａｔａ Ｉｎ）をＤ入力とするＭＳ
Ｍ―ＦＦ１０―１１及びＤ―ＦＦ１１―１１と、反転Ｑ
出力をＤ入力とすることによってクロック信号ＣＬＫを
分周するＤ―ＦＦ１２―１とが設けられている。ＭＳＭ
―ＦＦ１０―１１及びＤ―ＦＦ１１―１１には、クロッ
ク信号ＣＬＫ（２ＧＨｚ）がそのままクロックとして入
力されている。
１には、データ（Ｄａｔａ Ｉｎ）をＤ入力とするＭＳ
Ｍ―ＦＦ１０―１１及びＤ―ＦＦ１１―１１と、反転Ｑ
出力をＤ入力とすることによってクロック信号ＣＬＫを
分周するＤ―ＦＦ１２―１とが設けられている。ＭＳＭ
―ＦＦ１０―１１及びＤ―ＦＦ１１―１１には、クロッ
ク信号ＣＬＫ（２ＧＨｚ）がそのままクロックとして入
力されている。
【０００４】また、同図に示されているステージＳ２に
は、ＭＳＭ―ＦＦ１０―１１のＱ出力をＤ入力とするＭ
ＳＭ―ＦＦ１０―２１及びＤ―ＦＦ１１―２１と、Ｄ―
ＦＦ１１―１１のＱ出力をＤ入力とするＭＳＭ―ＦＦ１
０―２２及びＤ―ＦＦ１１―２２と、反転Ｑ出力をＤ入
力とすることによってＤ―ＦＦ１２―１のＱ出力を分周
するＤ―ＦＦ１２―２とが設けられている。ＭＳＭ―Ｆ
Ｆ１０―２１、Ｄ―ＦＦ１１―２１、ＭＳＭ―ＦＦ１０
―２２及びＤ―ＦＦ１１―２２には、クロック信号ＣＬ
ＫをＤ―ＦＦ１２―１で分周したクロック信号（１ＧＨ
ｚ）がクロックとして入力されている。
は、ＭＳＭ―ＦＦ１０―１１のＱ出力をＤ入力とするＭ
ＳＭ―ＦＦ１０―２１及びＤ―ＦＦ１１―２１と、Ｄ―
ＦＦ１１―１１のＱ出力をＤ入力とするＭＳＭ―ＦＦ１
０―２２及びＤ―ＦＦ１１―２２と、反転Ｑ出力をＤ入
力とすることによってＤ―ＦＦ１２―１のＱ出力を分周
するＤ―ＦＦ１２―２とが設けられている。ＭＳＭ―Ｆ
Ｆ１０―２１、Ｄ―ＦＦ１１―２１、ＭＳＭ―ＦＦ１０
―２２及びＤ―ＦＦ１１―２２には、クロック信号ＣＬ
ＫをＤ―ＦＦ１２―１で分周したクロック信号（１ＧＨ
ｚ）がクロックとして入力されている。
【０００５】さらにまた、同図に示されているステージ
Ｓ３には、ＭＳＭ―ＦＦ１０―２１のＱ出力をＤ入力と
するＭＳＭ―ＦＦ１０―３１及びＤ―ＦＦ１１―３１
と、Ｄ―ＦＦ１１―２１のＱ出力をＤ入力とするＭＳＭ
―ＦＦ１０―３２及びＤ―ＦＦ１１―３２と、ＭＳＭ―
ＦＦ１０―２２のＱ出力をＤ入力とするＭＳＭ―ＦＦ１
０―３３及びＤ―ＦＦ１１―３と、Ｄ―ＦＦ１１―２２
のＱ出力をＤ入力とするＭＳＭ―ＦＦ１０―３４及びＤ
―ＦＦ１１―３４とが設けられている。これらの各ＭＳ
Ｍ―ＦＦ１０―３１〜１０―３４及びＤ―ＦＦ１１―３
１〜１１―３４には、Ｄ―ＦＦ１２―１で分周したクロ
ック信号（１ＧＨｚ）をＤ―ＦＦ１２―２で更に分周し
たクロック信号（５００ＭＨｚ）がクロックとして入力
されている。なお、Ｄ―ＦＦ１２―２で分周されたクロ
ック信号（５００ＭＨｚ）は、各ＭＳＭ―ＦＦ１０―３
１〜１０―３４及びＤ―ＦＦ１１―３１〜１１―３４の
出力である８ビットのパラレルデータＤ０〜Ｄ７と共に
出力される。
Ｓ３には、ＭＳＭ―ＦＦ１０―２１のＱ出力をＤ入力と
するＭＳＭ―ＦＦ１０―３１及びＤ―ＦＦ１１―３１
と、Ｄ―ＦＦ１１―２１のＱ出力をＤ入力とするＭＳＭ
―ＦＦ１０―３２及びＤ―ＦＦ１１―３２と、ＭＳＭ―
ＦＦ１０―２２のＱ出力をＤ入力とするＭＳＭ―ＦＦ１
０―３３及びＤ―ＦＦ１１―３と、Ｄ―ＦＦ１１―２２
のＱ出力をＤ入力とするＭＳＭ―ＦＦ１０―３４及びＤ
―ＦＦ１１―３４とが設けられている。これらの各ＭＳ
Ｍ―ＦＦ１０―３１〜１０―３４及びＤ―ＦＦ１１―３
１〜１１―３４には、Ｄ―ＦＦ１２―１で分周したクロ
ック信号（１ＧＨｚ）をＤ―ＦＦ１２―２で更に分周し
たクロック信号（５００ＭＨｚ）がクロックとして入力
されている。なお、Ｄ―ＦＦ１２―２で分周されたクロ
ック信号（５００ＭＨｚ）は、各ＭＳＭ―ＦＦ１０―３
１〜１０―３４及びＤ―ＦＦ１１―３１〜１１―３４の
出力である８ビットのパラレルデータＤ０〜Ｄ７と共に
出力される。
【０００６】この図５に示されているツリー型方式のシ
リアル―パラレル変換回路は、典型的なシフトレジスタ
型のＤＥＭＵＸ回路よりも回路規模が大きくなるという
問題がある。また、シリアル入力信号と出力信号との対
応付けができないという問題がある。例えば、どのタイ
ミングの信号が、Ｄ０端子から出力されるか分からない
という問題がある。しかし、このような問題があるもの
の、必要なクロック周波数が、入力信号の周期の半分で
良いので、（例えば４Ｇｂｐｓのデータ信号なら、２Ｇ
Ｈｚのクロックで良い）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）による高速ＤＥＭＵＸ回路として、最近
では、良く用いられるようになってきた。
リアル―パラレル変換回路は、典型的なシフトレジスタ
型のＤＥＭＵＸ回路よりも回路規模が大きくなるという
問題がある。また、シリアル入力信号と出力信号との対
応付けができないという問題がある。例えば、どのタイ
ミングの信号が、Ｄ０端子から出力されるか分からない
という問題がある。しかし、このような問題があるもの
の、必要なクロック周波数が、入力信号の周期の半分で
良いので、（例えば４Ｇｂｐｓのデータ信号なら、２Ｇ
Ｈｚのクロックで良い）、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）による高速ＤＥＭＵＸ回路として、最近
では、良く用いられるようになってきた。
【０００７】なお、ＭＳＭ−ＦＦは、３つのラッチ回路
を縦続接続して構成する。そして、その第１段目及び第
３段目のラッチ回路にはクロック信号をそのまま入力
し、かつ、第２段目のラッチ回路にはクロック信号を反
転させて入力する。
を縦続接続して構成する。そして、その第１段目及び第
３段目のラッチ回路にはクロック信号をそのまま入力
し、かつ、第２段目のラッチ回路にはクロック信号を反
転させて入力する。
【０００８】
【発明が解決しようとする課題】しかるに、この回路
を、図５のように構成した場合、クロック信号を分周す
る回路と、実際にデータを２分岐させていく、ＤＥＭＵ
Ｘ回路部（Ｄ−ＦＦやＭＳＭ−ＦＦ）とのレイアウト的
な距離が離れてしまう。このため、クロック信号とデー
タ信号との間のタイミングを調整することに、大きな努
力を払わなければならないという問題があった。
を、図５のように構成した場合、クロック信号を分周す
る回路と、実際にデータを２分岐させていく、ＤＥＭＵ
Ｘ回路部（Ｄ−ＦＦやＭＳＭ−ＦＦ）とのレイアウト的
な距離が離れてしまう。このため、クロック信号とデー
タ信号との間のタイミングを調整することに、大きな努
力を払わなければならないという問題があった。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路各部のタ
イミング設計が容易なツリー型データデマルチプレクサ
回路及びこれを用いたパラレル―パラレル変換回路を提
供することである。
るためになされたものであり、その目的は回路各部のタ
イミング設計が容易なツリー型データデマルチプレクサ
回路及びこれを用いたパラレル―パラレル変換回路を提
供することである。
【００１０】
【課題を解決するための手段】本発明によるデータデマ
ルチプレクサ回路は、第１のクロック信号の第１のレベ
ルから第２のレベルへの第１の遷移タイミングで入力デ
ータを取込み該クロック信号の１周期の間該データを保
持して出力する第１の保持手段と、前記第１のクロック
信号の前記第２のレベルから前記第１のレベルへの第２
の遷移タイミングで前記入力データを取込み、前記第１
のレベルから第２のレベルへの第３の遷移タイミングで
該クロック信号の１周期の間該データを保持して出力す
る第２の保持手段と、前記第１及び第２の保持手段が前
記データを夫々保持して出力している期間の略中央であ
るタイミングでレベル遷移する第２のクロック信号を生
成するクロック生成手段とを含むことを特徴とする。
ルチプレクサ回路は、第１のクロック信号の第１のレベ
ルから第２のレベルへの第１の遷移タイミングで入力デ
ータを取込み該クロック信号の１周期の間該データを保
持して出力する第１の保持手段と、前記第１のクロック
信号の前記第２のレベルから前記第１のレベルへの第２
の遷移タイミングで前記入力データを取込み、前記第１
のレベルから第２のレベルへの第３の遷移タイミングで
該クロック信号の１周期の間該データを保持して出力す
る第２の保持手段と、前記第１及び第２の保持手段が前
記データを夫々保持して出力している期間の略中央であ
るタイミングでレベル遷移する第２のクロック信号を生
成するクロック生成手段とを含むことを特徴とする。
【００１１】また、本発明によるシリアル―パラレル変
換回路は、上記のデータデマルチプレクサ回路を少なく
とも３つ含み、その第１のデータデマルチプレクサ回路
の第１の保持手段の出力を第２のデータデマルチプレク
サ回路の入力とし、かつ、前記第１のデータデマルチプ
レクサ回路の第２の保持手段の出力を第３のデータデマ
ルチプレクサ回路の入力とし、前記第２及び第３のデー
タデマルチプレクサ回路の各第１及び第２の保持手段の
出力をパラレル出力としたことを特徴とする。
換回路は、上記のデータデマルチプレクサ回路を少なく
とも３つ含み、その第１のデータデマルチプレクサ回路
の第１の保持手段の出力を第２のデータデマルチプレク
サ回路の入力とし、かつ、前記第１のデータデマルチプ
レクサ回路の第２の保持手段の出力を第３のデータデマ
ルチプレクサ回路の入力とし、前記第２及び第３のデー
タデマルチプレクサ回路の各第１及び第２の保持手段の
出力をパラレル出力としたことを特徴とする。
【００１２】要するに本発明においては、次段用クロッ
ク発生回路を内蔵した１：２ＤＥＭＵＸモジュールを最
小構成単位とする。そして、この１：２ＤＥＭＵＸの基
本モジュールにおいて、データ出力と、次段用のクロッ
ク信号出力とのタイミングを、自分自身の入力データと
入力クロック信号との最適な（もっとも、動作マージン
が広くなる）タイミングに合わせるように設計する。こ
の基本モジュールをツリー型に組合わせることにより、
多ビット出力のＤＥＭＵＸ回路を実現する。各モジュー
ルの間では、次の段への信号受渡しのタイミングは、自
動的に保証されるので、設計が容易になる。
ク発生回路を内蔵した１：２ＤＥＭＵＸモジュールを最
小構成単位とする。そして、この１：２ＤＥＭＵＸの基
本モジュールにおいて、データ出力と、次段用のクロッ
ク信号出力とのタイミングを、自分自身の入力データと
入力クロック信号との最適な（もっとも、動作マージン
が広くなる）タイミングに合わせるように設計する。こ
の基本モジュールをツリー型に組合わせることにより、
多ビット出力のＤＥＭＵＸ回路を実現する。各モジュー
ルの間では、次の段への信号受渡しのタイミングは、自
動的に保証されるので、設計が容易になる。
【００１３】
【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１４】図１は本発明によるデータデマルチプレク
サ回路の実施の一形態を示すブロック図である。同図に
は１入力２出力のＤＥＭＵＸモジュールが示されてい
る。そして、このＤＥＭＵＸモジュールは、入力データ
をＤ入力とするＭＳＭ―ＦＦ１０及びＤ―ＦＦ１１と、
反転Ｑ出力をＤ入力とすることによって入力クロックＣ
ＬＫｉｎを分周するＤ―ＦＦ１２と、Ｄ―ＦＦ１２のＱ
出力を遅延させてタイミング調整を行う遅延回路１３と
を含んで構成されている。そして、このＤＥＭＵＸモジ
ュールは、データ信号Ｄ０及びＤ１を送出する他、遅延
回路１３の出力すなわち入力クロックＣＬＫｉｎを２分
周した信号ＣＬＫ／２を送出する。
サ回路の実施の一形態を示すブロック図である。同図に
は１入力２出力のＤＥＭＵＸモジュールが示されてい
る。そして、このＤＥＭＵＸモジュールは、入力データ
をＤ入力とするＭＳＭ―ＦＦ１０及びＤ―ＦＦ１１と、
反転Ｑ出力をＤ入力とすることによって入力クロックＣ
ＬＫｉｎを分周するＤ―ＦＦ１２と、Ｄ―ＦＦ１２のＱ
出力を遅延させてタイミング調整を行う遅延回路１３と
を含んで構成されている。そして、このＤＥＭＵＸモジ
ュールは、データ信号Ｄ０及びＤ１を送出する他、遅延
回路１３の出力すなわち入力クロックＣＬＫｉｎを２分
周した信号ＣＬＫ／２を送出する。
【００１５】かかる構成からなるデータデマルチプレク
サ回路の動作について図２のタイミングチャートを参照
して説明する。同図において、クロック入力ＣＬＫｉｎ
の立上りのタイミングのデータ信号Ｄｉｎはデータ信号
Ｄ０として出力される。また、クロック入力ＣＬＫｉｎ
の立下りのタイミングのデータ信号Ｄｉｎはデータ信号
Ｄ１として出力される。ここで、クロック入力ＣＬＫｉ
ｎの立下りのタイミングでクロック入力ＣＬＫｉｎを２
分周した信号ＣＬＫ／２は、そのスイッチングするタイ
ミングが、データＤ０及びＤ１が保持されている期間の
ほぼ中央となるように遅延回路１３で、タイミングを合
わせる。このようにするのは、次の段に、この１：２Ｄ
ＥＭＵＸモジュール自身がさらに接続された場合に、こ
の次段でのデータ取込みが問題なくできるように、タイ
ミングマージンを最も広くとるようにするためである。
もっとも、レジスタ回路のセットアップ・ホールドマー
ジンに偏り等がある場合では、それを考慮して遅延回路
の遅延を設定し、分周クロック出力のタイミングをずら
す必要がある。
サ回路の動作について図２のタイミングチャートを参照
して説明する。同図において、クロック入力ＣＬＫｉｎ
の立上りのタイミングのデータ信号Ｄｉｎはデータ信号
Ｄ０として出力される。また、クロック入力ＣＬＫｉｎ
の立下りのタイミングのデータ信号Ｄｉｎはデータ信号
Ｄ１として出力される。ここで、クロック入力ＣＬＫｉ
ｎの立下りのタイミングでクロック入力ＣＬＫｉｎを２
分周した信号ＣＬＫ／２は、そのスイッチングするタイ
ミングが、データＤ０及びＤ１が保持されている期間の
ほぼ中央となるように遅延回路１３で、タイミングを合
わせる。このようにするのは、次の段に、この１：２Ｄ
ＥＭＵＸモジュール自身がさらに接続された場合に、こ
の次段でのデータ取込みが問題なくできるように、タイ
ミングマージンを最も広くとるようにするためである。
もっとも、レジスタ回路のセットアップ・ホールドマー
ジンに偏り等がある場合では、それを考慮して遅延回路
の遅延を設定し、分周クロック出力のタイミングをずら
す必要がある。
【００１６】このように、次段用クロック発生回路を内
蔵した１：２ＤＥＭＵＸモジュールを最小構成単位とす
る。これが図３に示されているモジュールＭである。こ
の１：２ＤＥＭＵＸの基本モジュールＭにおいて、デー
タ出力と次段用クロック信号出力のタイミングとを、自
分自身の入力データと入力クロック信号の最適な（最も
動作マージンが広くなる）タイミングに合わせるように
設計する。
蔵した１：２ＤＥＭＵＸモジュールを最小構成単位とす
る。これが図３に示されているモジュールＭである。こ
の１：２ＤＥＭＵＸの基本モジュールＭにおいて、デー
タ出力と次段用クロック信号出力のタイミングとを、自
分自身の入力データと入力クロック信号の最適な（最も
動作マージンが広くなる）タイミングに合わせるように
設計する。
【００１７】この１：２の基本ＤＥＭＵＸモジュールＭ
１１，Ｍ２１，Ｍ２２，Ｍ３１〜Ｍ３４を図４に示され
ているようにツリー型に組合わせることにより、多ビッ
ト出力のＤＥＭＵＸ回路を実現する。図４ではシリアル
の入力データＤａｔａｉｎをパラレルの出力データＤ０
〜Ｄ７とする１：８のＤＥＭＵＸ回路を実現している。
この場合、２ＧＨｚのクロックＣＬＫは４分周されて５
００ＭＨｚのクロックＣＬＫとなる。
１１，Ｍ２１，Ｍ２２，Ｍ３１〜Ｍ３４を図４に示され
ているようにツリー型に組合わせることにより、多ビッ
ト出力のＤＥＭＵＸ回路を実現する。図４ではシリアル
の入力データＤａｔａｉｎをパラレルの出力データＤ０
〜Ｄ７とする１：８のＤＥＭＵＸ回路を実現している。
この場合、２ＧＨｚのクロックＣＬＫは４分周されて５
００ＭＨｚのクロックＣＬＫとなる。
【００１８】ここで、先述した図５の回路では、クロッ
ク発生回路部とＤＥＭＵＸ回路部とが分離され、これら
を接続するグローバルクロック配線が存在している。一
方、図４では、配線は全て各モジュール間を接続する配
線のみである。また、図４ではクロック信号とデータ信
号との間のタイミングは、各モジュール内で最適化され
て出力されている。このため、次段モジュールまでのデ
ータとクロックとの配線長を同じにする程度のレイアウ
ト設計で、多ビットＤＥＭＵＸ回路を、容易に動作させ
ることができる。さらに、１：１６や、１：３２といっ
た、さらに多ビットＤＥＭＵＸ回路の構成も容易であ
る。
ク発生回路部とＤＥＭＵＸ回路部とが分離され、これら
を接続するグローバルクロック配線が存在している。一
方、図４では、配線は全て各モジュール間を接続する配
線のみである。また、図４ではクロック信号とデータ信
号との間のタイミングは、各モジュール内で最適化され
て出力されている。このため、次段モジュールまでのデ
ータとクロックとの配線長を同じにする程度のレイアウ
ト設計で、多ビットＤＥＭＵＸ回路を、容易に動作させ
ることができる。さらに、１：１６や、１：３２といっ
た、さらに多ビットＤＥＭＵＸ回路の構成も容易であ
る。
【００１９】このように、本発明のクロック出力を持つ
１：２ＤＥＭＵＸの基本モジュールを組合わせること
で、多ビット出力のＤＥＭＵＸ回路を容易に設計できる
ようになるのである。
１：２ＤＥＭＵＸの基本モジュールを組合わせること
で、多ビット出力のＤＥＭＵＸ回路を容易に設計できる
ようになるのである。
【００２０】要するに本発明のデータデマルチプレクサ
回路は、第１のクロック信号の第１のレベルから第２の
レベルへの第１の遷移タイミングで入力データを取込み
第１のクロック信号の１周期の間そのデータを保持して
出力するフリップフロップと、第１のクロック信号の第
２のレベルから第１のレベルへの第２の遷移タイミング
で入力データを取込み第１のレベルから第２のレベルへ
の第３の遷移タイミングでクロック信号の１周期の間デ
ータを保持して出力するフリップフロップと、これら両
フリップフロップがデータを夫々保持して出力している
期間の略中央であるタイミングでレベル遷移する第２の
クロック信号を生成するクロック生成回路とを含んで構
成されているのである。そして、そのクロック生成回路
は、上記の第１のクロック信号を２分周する分周回路
と、分周出力を所定時間遅延させる遅延回路とを含んで
構成されているのである。
回路は、第１のクロック信号の第１のレベルから第２の
レベルへの第１の遷移タイミングで入力データを取込み
第１のクロック信号の１周期の間そのデータを保持して
出力するフリップフロップと、第１のクロック信号の第
２のレベルから第１のレベルへの第２の遷移タイミング
で入力データを取込み第１のレベルから第２のレベルへ
の第３の遷移タイミングでクロック信号の１周期の間デ
ータを保持して出力するフリップフロップと、これら両
フリップフロップがデータを夫々保持して出力している
期間の略中央であるタイミングでレベル遷移する第２の
クロック信号を生成するクロック生成回路とを含んで構
成されているのである。そして、そのクロック生成回路
は、上記の第１のクロック信号を２分周する分周回路
と、分周出力を所定時間遅延させる遅延回路とを含んで
構成されているのである。
【００２１】また、このように構成されたデータデマル
チプレクサ回路を少なくとも３つ含み、その第１のデー
タデマルチプレクサ回路の第１のフリップフロップの出
力を第２のデータデマルチプレクサ回路の入力とし、か
つ、第１のデータデマルチプレクサ回路の第２のフリッ
プフロップの出力を第３のデータデマルチプレクサ回路
の入力とし、第２及び第３のデータデマルチプレクサ回
路の各第１及び第２のフリップフロップの出力をパラレ
ル出力とすることによって、シリアル―パラレル変換回
路を構成する。このように、データデマルチプレクサ回
路のモジュールをツリー型に組合わせることにより、タ
イミング設計が容易なシリアル―パラレル変換回路を構
成できるのである。
チプレクサ回路を少なくとも３つ含み、その第１のデー
タデマルチプレクサ回路の第１のフリップフロップの出
力を第２のデータデマルチプレクサ回路の入力とし、か
つ、第１のデータデマルチプレクサ回路の第２のフリッ
プフロップの出力を第３のデータデマルチプレクサ回路
の入力とし、第２及び第３のデータデマルチプレクサ回
路の各第１及び第２のフリップフロップの出力をパラレ
ル出力とすることによって、シリアル―パラレル変換回
路を構成する。このように、データデマルチプレクサ回
路のモジュールをツリー型に組合わせることにより、タ
イミング設計が容易なシリアル―パラレル変換回路を構
成できるのである。
【００２２】同様に、データデマルチプレクサ回路をＮ
個（Ｎは２以上の２の乗数、以下同じ）含み、このＮ個
のデータデマルチプレクサ回路をｌｏｇＮ（ｌｏｇは２
を底とする対数、以下同じ）段のツリー構造状に接続し
第Ｉ段目（Ｉは１〜ｌｏｇＮのすべての整数、以下同
じ）のデータデマルチプレクサ回路の各出力を次段の入
力とするようにして第（ｌｏｇＮ）目のデータデマルチ
プレクサ回路の各出力をパラレル出力とすれば、タイミ
ング設計が容易なシリアル―パラレル変換回路を構成で
きるのである。
個（Ｎは２以上の２の乗数、以下同じ）含み、このＮ個
のデータデマルチプレクサ回路をｌｏｇＮ（ｌｏｇは２
を底とする対数、以下同じ）段のツリー構造状に接続し
第Ｉ段目（Ｉは１〜ｌｏｇＮのすべての整数、以下同
じ）のデータデマルチプレクサ回路の各出力を次段の入
力とするようにして第（ｌｏｇＮ）目のデータデマルチ
プレクサ回路の各出力をパラレル出力とすれば、タイミ
ング設計が容易なシリアル―パラレル変換回路を構成で
きるのである。
【００２３】請求項の記載に関連して本発明は更に次の
態様をとりうる。
態様をとりうる。
【００２４】（１）前記第１の保持手段はマスタ―スレ
ーブ―マスタ型フリップフロップであり、前記第２の保
持手段はＤ型フリップフロップであることを特徴とする
請求項１〜４のいずれかに記載のデータデマルチプレク
サ回路。
ーブ―マスタ型フリップフロップであり、前記第２の保
持手段はＤ型フリップフロップであることを特徴とする
請求項１〜４のいずれかに記載のデータデマルチプレク
サ回路。
【００２５】（２）前記分周回路は、Ｄ型フリップフロ
ップの反転出力を入力とすることによって前記第１のク
ロック信号を２分周することを特徴とする請求項１〜４
のいずれかに記載のデータデマルチプレクサ回路。
ップの反転出力を入力とすることによって前記第１のク
ロック信号を２分周することを特徴とする請求項１〜４
のいずれかに記載のデータデマルチプレクサ回路。
【００２６】（３）前記第１の保持手段はマスタ―スレ
ーブ―マスタ型フリップフロップであり、前記第２の保
持手段はＤ型フリップフロップであることを特徴とする
請求項５又は６記載のシリアル―パラレル変換回路。
ーブ―マスタ型フリップフロップであり、前記第２の保
持手段はＤ型フリップフロップであることを特徴とする
請求項５又は６記載のシリアル―パラレル変換回路。
【００２７】（４）前記分周回路は、Ｄ型フリップフロ
ップの反転出力を入力とすることによって前記第１のク
ロック信号を２分周することを特徴とする請求項５又は
６記載のシリアル―パラレル変換回路。
ップの反転出力を入力とすることによって前記第１のク
ロック信号を２分周することを特徴とする請求項５又は
６記載のシリアル―パラレル変換回路。
【００２８】
【発明の効果】以上説明したように本発明は、フリップ
フロップを用いて基本ＤＥＭＵＸモジュールを構成し、
この構成したモジュールをツリー型に組合わせることに
より、タイミング設計が容易なシリアル―パラレル変換
回路を構成できるという効果がある。
フロップを用いて基本ＤＥＭＵＸモジュールを構成し、
この構成したモジュールをツリー型に組合わせることに
より、タイミング設計が容易なシリアル―パラレル変換
回路を構成できるという効果がある。
【図１】本発明の実施の形態によるデータデマルチプレ
クサ回路の構成を示すブロック図である。
クサ回路の構成を示すブロック図である。
【図２】図１のデータデマルチプレクサ回路の動作を示
すタイミングチャートである。
すタイミングチャートである。
【図３】図１のデータデマルチプレクサ回路による１：
２の基本ＤＥＭＵＸモジュールを示す図である。
２の基本ＤＥＭＵＸモジュールを示す図である。
【図４】図３の基本ＤＥＭＵＸモジュールを用いて構成
した１：８ＤＥＭＵＸ回路の構成を示す図である。
した１：８ＤＥＭＵＸ回路の構成を示す図である。
【図５】従来のデータデマルチプレクサ回路の構成を示
すブロック図である。
すブロック図である。
１０ ＭＳＭ―ＦＦ １１，１２ Ｄ―ＦＦ １３ 遅延回路 Ｍ，Ｍ１１，Ｍ２１，Ｍ２２ Ｍ３１，Ｍ３２，Ｍ３３，Ｍ３４ 基本ＤＥＭＵＸモジ
ュール
ュール
Claims (6)
- 【請求項１】 第１のクロック信号の第１のレベルから
第２のレベルへの第１の遷移タイミングで入力データを
取込み該クロック信号の１周期の間該データを保持して
出力する第１の保持手段と、前記第１のクロック信号の
前記第２のレベルから前記第１のレベルへの第２の遷移
タイミングで前記入力データを取込み、前記第１のレベ
ルから第２のレベルへの第３の遷移タイミングで該クロ
ック信号の１周期の間該データを保持して出力する第２
の保持手段と、前記第１及び第２の保持手段が前記デー
タを夫々保持して出力している期間の略中央であるタイ
ミングでレベル遷移する第２のクロック信号を生成する
クロック生成手段とを含むことを特徴とするデータデマ
ルチプレクサ回路。 - 【請求項２】 前記クロック生成手段は、前記第１のク
ロック信号を２分周する分周回路を含み、この分周出力
を前記第２のクロック信号とすることを特徴とする請求
項１記載のデータデマルチプレクサ回路。 - 【請求項３】 前記クロック生成手段は、前記第１のク
ロック信号を２分周する分周回路と、分周出力を所定時
間遅延させる遅延回路とを含み、この遅延出力を前記第
２のクロック信号とすることを特徴とする請求項１記載
のデータデマルチプレクサ回路。 - 【請求項４】 前記第１のレベルは前記第１のクロック
信号のローレベルであり、前記第２のレベルは前記第１
のクロック信号のハイレベルであることを特徴とする請
求項１〜３のいずれかに記載のデータデマルチプレクサ
回路。 - 【請求項５】 請求項１〜４のいずれかに記載のデータ
デマルチプレクサ回路を少なくとも３つ含み、その第１
のデータデマルチプレクサ回路の第１の保持手段の出力
を第２のデータデマルチプレクサ回路の入力とし、か
つ、前記第１のデータデマルチプレクサ回路の第２の保
持手段の出力を第３のデータデマルチプレクサ回路の入
力とし、前記第２及び第３のデータデマルチプレクサ回
路の各第１及び第２の保持手段の出力をパラレル出力と
したことを特徴とするシリアル―パラレル変換回路。 - 【請求項６】 請求項１〜４のいずれかに記載のデータ
デマルチプレクサ回路をＮ個（Ｎは２以上の２の乗数、
以下同じ）含み、このＮ個のデータデマルチプレクサ回
路をｌｏｇＮ（ｌｏｇは２を底とする対数、以下同じ）
段のツリー構造状に接続し第Ｉ段目（Ｉは１〜ｌｏｇＮ
のすべての整数、以下同じ）のデータデマルチプレクサ
回路の各出力を次段の入力とするようにして第（ｌｏｇ
Ｎ）目のデータデマルチプレクサ回路の各出力をパラレ
ル出力としたことを特徴とするシリアル―パラレル変換
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251215A JPH1198101A (ja) | 1997-09-17 | 1997-09-17 | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
| US09/154,038 US6177891B1 (en) | 1997-09-17 | 1998-09-16 | Serial-parallel conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9251215A JPH1198101A (ja) | 1997-09-17 | 1997-09-17 | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198101A true JPH1198101A (ja) | 1999-04-09 |
Family
ID=17219422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9251215A Pending JPH1198101A (ja) | 1997-09-17 | 1997-09-17 | データデマルチプレクサ回路及びこれを用いたシリアル―パラレル変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6177891B1 (ja) |
| JP (1) | JPH1198101A (ja) |
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| US7253754B2 (en) | 2003-05-09 | 2007-08-07 | Nec Corporation | Data form converter between serial and parallel |
| JP2009206561A (ja) * | 2008-02-26 | 2009-09-10 | Nippon Telegr & Teleph Corp <Ntt> | 分離回路および半導体装置 |
| WO2010053070A1 (ja) * | 2008-11-05 | 2010-05-14 | 日本電気株式会社 | 電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法及びそのプログラム |
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| US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
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-
1997
- 1997-09-17 JP JP9251215A patent/JPH1198101A/ja active Pending
-
1998
- 1998-09-16 US US09/154,038 patent/US6177891B1/en not_active Expired - Lifetime
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Also Published As
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|---|---|
| US6177891B1 (en) | 2001-01-23 |
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