JPH09282044A

JPH09282044A - 半導体回路

Info

Publication number: JPH09282044A
Application number: JP8096506A
Authority: JP
Inventors: Takeshi Kishida; 武岸田; Tadahiro Yoshida; 忠弘吉田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-04-18
Filing date: 1996-04-18
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】複数のクロック系統をもつ半導体回路におい
て、クロックスキュ−の削減を実現する。【解決手段】クロック発振器7と、半導体回路チップ1
00b上に構成され、分周比をプログラマブルに設定可能
な分周器8c,8d、位相比較器9c,9d、クロック比較信号と
基準クロック信号を選択可能とするセレクタ10、ループ
フィルタ11c,11d、電圧制御発振器12c,12d、クロックバ
ッファで構成されるクロックトリー13c,13d、フリップ
・フロップ14c,14d、それぞれ、電圧制御発振器13c,13d
と標準セルで構成され、自動配置配線を行ったランダム
ロジックブロック15c,15d、分岐点206で分岐して、外部
クロック発振器7と位相比較器9dの基準信号入力部fr、
セレクタ10の入力部in0とを接続するクロック供給配線2
04、それぞれフリップ・フロップ14c,14dのクロック信
号入力部と分周器8c,8dを経由して、位相比較器9c,9dの
比較信号入力部faに接続されるクロック参照配線205a,2
05bとで形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は複数のクロック系統
を有する半導体回路に関する。

【０００２】

【従来の技術】従来、複数のクロック系統を有する半導
体回路では、図３に示すように個々のクロック毎に半導
体回路100外部の発振器1a,1bで必要とされる周波数のク
ロック信号を生成し、入出力バッファ2a,2bを介して、
それぞれのランダムロジックブロック4a,4bに別個に設
けられたクロックバッファ3a,3b等のクロック供給方式
を用いて、フリップ・フロップ5a,5bにクロック供給が
行われる。

【０００３】また、別の従来例としては、特開昭64−62
023号公報に記載されたものが知られている。図４は、
この方式によるクロック供給方法を採用した半導体回路
の構造を示しており、半導体回路100外部の発振器1cで
必要とされる周波数のクロック信号を生成し、その出力
信号を入出力バッファ2cを介して基準クロック周波数と
する。電圧制御発振器12の出力信号の分岐信号を比較信
号として、位相比較器9に入力し、位相比較器9にて基準
クロックと比較信号との比較をし、位相比較器9の出力
信号をループフィルタ11に入力する。ループフィルタ11
の出力信号を電圧制御発振器12に入力し、電圧制御発振
器12の出力信号をフリップ・フロップ5cを含むランダム
ロジックブロック4cにクロック入力する。また、電圧制
御発振器12の出力信号を分周器8を介してフリップ・フ
ロップ5dを含むランダムロジックブロック4dにクロック
入力する。

【０００４】

【発明が解決しようとする課題】上記第一の従来技術に
おいては、半導体回路外部にクロック系統毎に複数のク
ロック発振器が必要となり、部品点数が多くなり、シス
テムとしてコストがかかるという問題が発生していた。

【０００５】また、第二の従来技術においては複数のク
ロック系統の各々で、クロックの位相調整を行うため、
テスト動作時のように、クロック系統の動作周波数を同
一にする必要がある場合にクロック系統間の位相を合わ
せることが困難であり、クロック系統間のクロックスキ
ュ−が増大するという問題を有していた。

【０００６】従って、本発明の目的は、複数のクロック
系統をもつ半導体回路においてクロック発振器の部品点
数を削減し、システムのコストダウンした半導体回路を
提供することにある。

【０００７】また、本発明の他の目的は複数のクロック
系統をもつ半導体回路において、複数のクロック系統が
同一周波数で動作する際にクロックスキュ−の削減を簡
単に行える半導体回路を提供することにある。

【０００８】

【課題を解決するための手段】この課題を解決するため
に本発明の半導体回路は、発振器と、前記発振器からの
出力信号を基準クロック信号とする位相比較器と、前記
位相比較器の出力信号を入力信号とするループフィルタ
と、前記ループフィルタからの出力信号を入力信号と
し、ブロック内クロック信号を生成する電圧制御発振器
と、ブロック内クロック信号を元にフリップ・フロップ
へのクロック信号を供給するクロックバッファと、前記
フリップ・フロップへの入力信号を入力信号とし、プロ
グラマブルに分周比を設定し、前記位相比較器への比較
信号を出力する分周器とを備えた構成を採用する。

【０００９】また本発明の半導体回路は、発振器からの
出力信号を分岐し、それぞれの信号を基準クロック信号
とする複数のクロック系統をもつことが望ましい。

【００１０】本発明によれば、複数系統のクロック系統
をもつ半導体回路において、外部クロック発振器の部品
点数を削減し、クロック系毎に、クロック供給源からフ
リップ・フロップのクロック入力部までのクロックスキ
ューを削減できる。

【００１１】さらに本発明の半導体回路は、一方のクロ
ック系統のブロックのフリップ・フロップへの入力信号
と発振器からの出力信号を分周比が一致するか否かによ
って選択するセレクタを含み、前記セレクタの出力を他
方のクロック系統の位相比較器の比較信号として入力す
ることが望ましい。

【００１２】また、テストモード時には、クロック系間
のクロックスキューを削減でき、複数のクロック系間を
単一のクロック信号で動作するテスト回路で構成するこ
とが可能となる。さらには、実動作時と同様のクロック
周波数でのテスト動作を実行可能となり、テスト時間の
削減が可能となるという顕著な効果が得られる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１と図２を用いて説明する。

【００１４】（実施の形態１）図１は本発明の第一の実
施の形態である半導体集積回路の回路構成図である。図
１において、1dはクロック発振器、半導体回路（チッ
プ）100a上に構成された8a,8bは分周比をプログラマブ
ルに設定可能な分周器（それぞれの分周比はNa,Nb（い
ずれも整数））、9a,9bは位相比較器、11a,11bはループ
フィルタ、12a,12bは電圧制御発振器、13a,13bはクロッ
クバッファで構成されるクロックトリー、14a,14bはフ
リップ・フロップ、15a,15bはそれぞれ、電圧制御発振
器13a,13bと標準セルで構成され、自動配置配線を行っ
たランダムロジックブロック、201は分岐点203で分岐し
て、外部クロック発振器1dと位相比較器9a,9bの基準信
号入力部frとを接続するクロック供給配線である。ま
た、202a,202bはそれぞれフリップ・フロップ14a,14bの
クロック信号入力部と分周器8a,8bを経由して、位相比
較器9a,9bの比較信号入力部faに接続されるクロック参
照配線である。

【００１５】以上のように構成された半導体集積回路に
ついて、以下、その動作を述べる。クロック発振器1dで
生成されたクロック信号（周波数fs)を基準クロック信
号として、クロック供給配線201を経由し、分岐点203で
分岐して、位相比較器9a,9bの基準信号入力部frに入力
する。

【００１６】まず、ランダムロジックブロック15a系に
ついて説明する。この系においてはランダムロジックブ
ロック15aはクロック信号生成を行う電圧制御発振器12a
をクロック入力部に設け、その出力信号をクロックバッ
ファにより構成された二段のクロックトリー13aを経由
して、フリップ・フロップ14aにクロック供給を行う。
ここで、ランダムロジックブロック15aでは、これらク
ロック系統以外の構成セルは、説明の簡略化のため省略
している。位相比較器9aにおいては、基準信号とそれに
対する比較信号を必要とするが、比較信号はフリップ・
フロップ14aの入力信号を分岐し、比較信号配線202aに
接続して、分周器8aを経由して、位相比較器9aの比較信
号入力部faに入力される。分周器8aでは分周比Naで入力
信号の周波数fsをfs/Naに変換して、出力する。位相比
較器9aの出力信号は基準クロック信号の周波数fsと分周
器8aから出力される比較信号の周波数fs/Naにより決定
され、ループフィルタ11aを経由して、接続される電圧
制御発振器12aの出力信号の発振周波数がfs*Naとなるよ
うに制御電圧信号を出力する。ループフィルタ11aでは
制御電圧信号の波形を成型する。

【００１７】以上のように、ランダムロジック15aのク
ロック系では、位相比較器9a,ループフィルタ11a,電圧
制御発振器12a,クロックトリー13a,フリップ・フロップ
14a,分周器8aを用いて、位相同期ループ（PLL）回路を
形成し、発振周波数は分周器8aの分周比Naを変更するこ
とで、クロック発振器1dの基準クロックの周波数fsの定
数倍(Na倍)に設定できる。

【００１８】次にランダムロジックブロック15bについ
ても同様に、クロック信号生成を行う電圧制御発振器12
bをクロック入力部に設け、その出力信号をクロックバ
ッファにより構成された三段のクロックトリー13bを経
由して、フリップ・フロップ14bにクロック供給を行
う。ここで、ランダムロジックブロック15bでは、これ
らクロック系統以外の構成セルは、ランダムロジックブ
ロック15aと同様、説明の簡略化のため省略している。
位相比較器9bにおいては、基準信号とそれに対する比較
信号を必要とするが、比較信号はフリップ・フロップ14
bの入力信号を分岐し、比較信号配線202bに接続して、
分周器8bを経由して、位相比較器9bの比較信号入力部fa
に入力される。分周器8bでは分周比Nbで入力信号の周波
数fsをfs/Nbに変換して、出力する。位相比較器9bの出
力信号は基準クロック信号の周波数fsと分周器8bから出
力される比較信号の周波数fs/Nbにより決定され、ルー
プフィルタ11bを経由して、接続される電圧制御発振器1
2bの出力信号の発振周波数がfs*Nbとなるように制御電
圧信号を出力する。ループフィルタ11bでは制御電圧信
号の波形を成型する。

【００１９】以上のように、ランダムロジック15bのク
ロック系では、位相比較器9b,ループフィルタ11b,電圧
制御発振器12b,クロックトリー13b,フリップ・フロップ
14b,分周器8bを用いて、位相同期ループ（PLL）回路を
形成し、発振周波数は分周器8bの分周比Nbを変更するこ
とで、クロック発振器1dの基準クロックの周波数fsの定
数倍(Nb倍)に設定でき、ランダムロジックブロック15a
の発振周波数fs*Naと異なる発振周波数で動作させるこ
とが可能となる。

【００２０】なお、本実施の形態では半導体回路を電圧
制御発振器と標準セルから構成され、自動配置配線され
た２つのランダムロジックブロックとそれぞれのクロッ
ク系とから、構成されるとして説明を行ったが、さら
に、３つ以上のランダムロジックブロックを含む場合
や、クロック供給を必要とするRAM,乗算器といったマク
ロブロックでも、それぞれのブロックのクロック入力部
に電圧制御発振器を配置し、位相同期ループ回路を構成
することで同様に実施可能である。

【００２１】（実施の形態２）第一の実施の形態におい
ては、複数系統のクロック信号を含む半導体回路におい
て、それぞれのクロック系統毎に位相同期ループ回路を
形成し、それぞれの系統毎にクロックのスキュー保証を
行うものである。この回路においては、テスト時には、
複数のクロック間の位相をあわせることが困難であるた
め、通常動作時の動作速度で、テスト動作を行わせるこ
とは困難となる。そこで、第二の実施の形態では、複数
のクロックの周波数を同一にし、セレクタを用いて、そ
れらのクロックの位相を合わせることを可能とし、テス
ト時にも高速動作が実現できるようにするものである。

【００２２】図２は本発明の第二の実施の形態である半
導体集積回路の回路構成図である。図２において7はク
ロック発振器、半導体回路（チップ）100b上に構成され
た8c,8dは分周比をプログラマブルに設定可能な分周器
（それぞれの分周比はNc,Nd（いずれも整数））、9c,9d
は位相比較器、10はクロック比較信号と基準クロック信
号を選択可能とするセレクタ、11c,11dはループフィル
タ、12c,12dは電圧制御発振器、13c,13dはクロックバッ
ファで構成されるクロックトリー、14c,14dはフリップ
・フロップ、15c,15dはそれぞれ、電圧制御発振器13c,1
3dと標準セルで構成され、自動配置配線を行ったランダ
ムロジックブロック、204は分岐点206で分岐して、外部
クロック発振器7と位相比較器9dの基準信号入力部fr、
セレクタ10の入力部in0とを接続するクロック供給配線
である。また、205a,205bはそれぞれフリップ・フロッ
プ14c,14dのクロック信号入力部と分周器8c,8dを経由し
て、位相比較器9c,9dの比較信号入力部faに接続される
クロック参照配線である。

【００２３】以上のように構成された半導体集積回路に
ついて、以下、その動作を述べる。クロック発振器7で
生成されたクロック信号（周波数fs)を基準クロック信
号として、クロック供給配線204を経由し、分岐点206で
分岐して、一方は位相比較器9dの基準信号入力部frに入
力する。他方はセレクタ10の入力in0に入力する。

【００２４】まず、ランダムロジックブロック15d系に
ついて説明する。この系においてはランダムロジックブ
ロック15dはクロック信号生成を行う電圧制御発振器12d
をクロック入力部に設け、その出力信号をクロックバッ
ファにより構成された三段のクロックトリー13dを経由
して、フリップ・フロップ14dにクロック供給を行う。
ランダムロジックブロック15dでは、これらクロック系
統以外の構成セルは、説明の簡略化のため省略してい
る。位相比較器9dにおいては、基準信号とそれに対する
比較信号を必要とするが、比較信号はフリップ・フロッ
プ14dの入力信号を分岐し、比較信号配線205bに接続
し、分周器8dの入力部の直前で二系統に分岐し、一方は
セレクタ10の入力in1に入力し、他方は分周器8dを経由
して、位相比較器9dの比較信号入力部faに入力される。
分周器8dでは分周比Ndで入力信号の周波数fsをfs/Ndに
変換して出力する。位相比較器9dの出力信号は基準クロ
ック信号の周波数fsと分周器8dから出力される比較信号
の周波数fs/Ndにより決定され、ループフィルタ11dを経
由して、接続される電圧制御発振器12dの出力信号の発
振周波数がfs*Ndとなるように制御電圧信号を出力す
る。ループフィルタ11dでは制御電圧信号の波形を成型
する。

【００２５】以上のように、ランダムロジック15dのク
ロック系では、位相比較器9d,ループフィルタ11d,電圧
制御発振器12d,クロックトリー13d,フリップ・フロップ
14d,分周器8dを用いて、位相同期ループ（PLL）回路を
形成し、発振周波数は分周器8dの分周比Ndを変更するこ
とで、クロック発振器7の基準クロックの周波数fsの定
数倍(Nd倍)に設定できる。

【００２６】次にランダムロジックブロック15cについ
ては、クロック信号生成を行う電圧制御発振器12cをク
ロック入力部に設け、その出力信号をクロックバッファ
により構成された二段のクロックトリー13cを経由し
て、フリップ・フロップ14cにクロック供給を行う。こ
こで、ランダムロジックブロック15cでは、これらクロ
ック系統以外の構成セルは、ランダムロジックブロック
15dと同様、説明の簡略化のため省略している。位相比
較器9cにおいては、基準信号とそれに対する比較信号を
必要とするが、比較信号はフリップ・フロップ14cの入
力信号を分岐し、比較信号配線205aに接続して、分周器
8cを経由して、位相比較器9cの比較信号入力部faに入力
される。分周器8cでは分周比Ndで入力信号の周波数fsを
fs/Ncに変換して、出力する。

【００２７】一方、基準信号はセレクタ10の出力信号が
入力される。ここで、セレクタ10はランダムロジックブ
ロック15c系の分周器8cの分周比Ncとランダムロジック
ブロック15d系の分周器8dの分周比Ndの値が不一致の時
はセレクタ10の入力in0への入力信号を選択し、一致す
る場合はセレクタ10の入力in1への入力信号を選択す
る。NcとNdの値が不一致の場合は第一の実施の形態で説
明した通常動作の場合に相当し、NcとNdの値が一致の場
合は、テスト時の場合に相当する。

【００２８】テスト時には、このように、ランダムロジ
ックブロック15c系の位相比較器9cの基準信号入力部fr
に、セレクタ10により、ランダムロジックブロック15d
内のフリップ・フロップ14dのクロック入力部へのクロ
ック信号を基準信号として取り込む。

【００２９】図５にクロック信号のタイミングチャ−ト
図を示している。図５において、20は外部クロック発振
器の出力信号であり、2aは第一の実施の形態でのランダ
ムロジックブロック15a系の位相比較器9aへの基準信号
の波形を、20bは第一の実施の形態でのランダムロジッ
クブロック15b系の位相比較器9bへの基準信号の波形
を、20cは第二の実施の形態でのランダムロジックブロ
ック15c系の位相比較器9cへの基準信号の波形を、20dは
第二の実施の形態でのランダムロジックブロック15d系
の位相比較器9dへの基準信号の波形を示している。

【００３０】第一の実施の形態では、外部クロック発振
器1dから位相比較器9a,位相比較器9bまでのクロック供
給配線201は分岐点203で分岐し、接続されているため、
それぞれの位相比較器に到達するまでのクロック信号に
はTa,Tbというタイミングの遅れが発生する。分岐点203
での分岐後のクロック供給配線201の経路には、配線長
の差が発生する。その理由は、半導体チップ100a外部か
らの信号入力であるため、入力信号を受ける外部端子の
位置に制約があるためである。このことにより、Ta,Tb
には図５の20a,20bに示すように遅延差が生じ、ランダ
ムロジックブロック15a系とランダムロジックブロック1
5b系との間で、クロックスキュ−が発生する。

【００３１】一方、第二の実施の形態では、ランダムロ
ジックブロック15c系の位相比較器9cの基準信号入力に
は、ランダムロジックブロック15d内のフリップ・フロ
ップ14dのクロック入力信号を、クロック供給配線205b
を経由して供給する。ランダムロジックブロック15d系
のクロック供給配線205bからセレクタ10を経由して、位
相比較器9cの基準信号入力部までの配線に関しては、半
導体チップ内部の配線であるので短く設定し、配線によ
るタイミング遅延を小さくすることが可能であるので、
位相比較器9c、位相比較器9dの各々の基準信号入力部へ
入力する基準信号は図５の20c、20dの様に、外部クロッ
ク発振器7から、各々、Tc,Tdというタイミングの遅れが
発生するが、ほとんど、同一のタイミングで供給するこ
とが可能である。

【００３２】このように、ランダムロジックブロックの
一方の位相同期ル−プ回路の信号を分岐し、他方の位相
比較器の基準信号入力とすることにより、ランダムロジ
ックブロック間のクロックスキュ−の削減ができ、さら
には、実動作時と同様のクロック周波数でのテスト動作
を実行可能となり、テスト時間の削減が可能となる。

【００３３】また、本第二の実施の形態では、ブロック
の数を２つとして説明を行ったが、３つ以上の場合であ
っても、２つめと３つめのブロックの間で、新たにセレ
クタを設け、２つめのブロックのフリップ・フロップの
クロック入力信号と外部クロック発振器の出力信号を選
択するようにし、順次、ブロック間のクロック信号の位
相を合わせることが可能となるので、すべてのブロック
で、テスト時に通常動作の場合のひとつのクロック周波
数で動作するテスト回路で構成することが可能となる。

【００３４】なお、以上の説明では、クロックバッファ
を二段および三段のクロックトリーで構成した例で説明
したが、その他のスーパーバッファで構成した場合につ
いても同様に実施可能である。

【００３５】

【発明の効果】以上のように本発明によれば、複数系統
のクロック系統をもつ半導体回路において、外部クロッ
ク発振器の部品点数を削減し、クロック系毎に、クロッ
ク供給源からフリップ・フロップのクロック入力部まで
のクロックスキューを削減できる。また、テストモード
時には、クロック系間のクロックスキューを削減でき、
複数のクロック系間を単一のクロック信号で動作するテ
スト回路で構成することが可能となる。さらには、実動
作時と同様のクロック周波数でのテスト動作を実行可能
となり、テスト時間の削減が可能となるという顕著な効
果が得られる。

【図面の簡単な説明】

【図１】第一の実施の形態における半導体回路のブロッ
ク構成図

【図２】第二の実施の形態における半導体回路のブロッ
ク構成図

【図３】第一の従来例における半導体回路のブロック構
成図

【図４】第二の従来例における半導体回路のブロック構
成図

【図５】第二の実施の形態における半導体回路のクロッ
クタイミングチャ−ト図

【符号の説明】

１ａ，１ｂ，１ｃ，１ｄ，７クロック発振器２ａ，２ｂ，２ｃ入出力バッファ３ａ，３ｂクロックバッファ４ａ〜４ｄ，５ａ〜５ｄ，１５ａ〜１５ｄランダムロ
ジックブロック８，８ａ〜８ｄ分周器９，９ａ〜９ｄ位相比較器１０セレクタ１１ａ〜１１ｄループフィルタ１２ａ〜１２ｄ電圧制御発振器１３ａ〜１３ｄクロックトリー１４ａ〜１４ｄフリップ・フロップ２０，２０ａ〜２０ｄクロック波形

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｌ 7/00 Ｈ０４Ｌ 7/02 Ｂ 7/033

Claims

【特許請求の範囲】

【請求項１】発振器と、前記発振器からの出力信号を基準クロック信号とする位
相比較器と、前記位相比較器の出力信号を入力信号とするループフィ
ルタと、前記ループフィルタからの出力信号を入力信号とし、ブ
ロック内クロック信号を生成する電圧制御発振器と、ブロック内クロック信号を元にフリップ・フロップへの
クロック信号を供給するクロックバッファと、前記フリップ・フロップへの入力信号を入力信号とし、
プログラマブルに分周比を設定し、前記位相比較器への
比較信号を出力する分周器とを備えた半導体回路。
【請求項２】発振器からの出力信号を分岐し、それぞ
れの信号を基準クロック信号とする複数のクロック系統
をもつことを特徴とする請求項１記載の半導体回路。
【請求項３】一方のクロック系統のブロックのフリッ
プ・フロップへの入力信号と発振器からの出力信号を分
周比が一致するか否かによって選択するセレクタを含
み、前記セレクタの出力を他方のクロック系統の位相比
較器の比較信号として入力することを特徴とする請求項
２記載の半導体回路。