KR100529041B1 - 동기식 반도체 메모리 장치의 지연 고정 루프 및 위상고정 방법 - Google Patents

동기식 반도체 메모리 장치의 지연 고정 루프 및 위상고정 방법 Download PDF

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Abstract

본 발명은 지연 고정 루프의 보다 빠른 위상 고정을 위한 기술을 제공하여 회로의 구성을 간단히 하고 또한 소비전력을 줄일 수 있도록 한 SDRAM의 지연 고정 루프(DLL:Delay lock loop)를 제공하고자 하는 것으로서, 본 발명에 따르면, 외부로 부터 입력되는 클럭 신호로 내부 클럭 신호를 생성하는 클럭 버퍼와, 이 클럭 버퍼로부터의 클럭 신호의 주파수를 2n의 분주비율로 분주하는 분주기와, 다수의 단위 지연 회로로 구성되며 클럭 버퍼의 출력 신호를 받아 지연 시간을 변경할 수 있는 제1 위상 지연 라인과, 다수의 단위 지연 회로로 구성되며 상기 분주기의 출력 신호를 받아 지연 시간을 변경할 수 있는 제2 위상 지연 라인과, 상기 제1 위상 지연 라인과 제2 위상 지연 라인의 위상 지연을 제어하는 지연 제어기와, 제2 위상 지연 라인의 출력을 기초로 내부에서의 지연 경로에 대한 모델링을 구현하는 모사 지연 회로와, 상기 클럭 버퍼로부터 분주기를 거쳐 출력되는 클럭 신호와 상기 모사 지연 회로로부터의 피드백 클럭 신호 사이의 위상차이를 비교하고 그 결과에 따라 상기 지연 제어기로 제어 신호를 출력하되, 지연 제어기에서 단위 지연 셀의 입력단을 변경하는 회수를 상기 분주기에 의해 분주되기 전의 클럭 주파수를 이용하여 결정하는 위상 비교기를 포함하는 동기식 반도체 메모리 장치의 지연 고정 루프를 제공한다.

Description

동기식 반도체 메모리 장치의 지연 고정 루프 및 위상 고정 방법 {DELAY LOCK LOOP AND PHASE LOCKING METHOD OF SYNCHRONOUS DRAM}
본 발명은 SDRAM에서 사용되는 지연 고정 루프(DLL:Delay lock loop)에 관한 것이며, 특히, 지연 고정 루프의 보다 빠른 위상 고정을 위한 기술을 제공하기 위한 것이다.
DRAM의 지연 고정 루프(DLL)는, 외부로부터 입력되는 클럭이 DRAM의 내부 회로인 입력 클럭 버퍼, 데이터 출력 버퍼 등의 로직 회로에 의해 위상 지연되는 정도(clock skew)를 보상하여 내부 클럭이 외부 클럭에 동기되도록 하는 기능을 수행한다. 즉, DLL은, DRAM의 메모리 코아에서 센싱되어 출력되는 데이터가 외부에서 들어오는 클럭과 위상차가 나지 않도록 타이밍 제어를 수행한다.
도 1은 종래의 지연 고정 루프(DLL) 구성을 도시한 블록도이며, 특히 레지스터 제어 DLL(Register Controlled DLL)을 도시한 것이다.
도 1의 지연 고정 루프는 클럭 버퍼(1), 위상 비교기(2), 지연 제어기(3), 지연 라인(4), 더미 지연 라인(5), 클럭 신호 라인(6), 출력 버퍼(7), 클럭 분주기(8), 그리고 복제 지연 회로(Replica Delay: 9)로 구성된다.
클럭 버퍼(1)는 외부로부터 입력되는 클럭을 기준으로 내부 클럭 신호를 만든다.
위상 비교기(2)는 입력 클럭과 출력 클럭의 위상을 비교하기 위한 장치이다. 위상비교기는 일반적으로, 클럭 분주기를 통과하면서 주파수가 낮아진 입력 클럭을 출력 클럭과 비교한다. 주파수를 낮추는 것은 DLL의 전력 소모를 줄이기 위한 것이다.
보다 구체적으로, 위상 비교기(2)는 클럭 버퍼(1)를 거친 입력 클럭 신호를 다시 클럭 분주기(8)를 거치도록 하고, 그 결과인 클럭 신호를 기준으로 하여 지연 고정 루프(DLL) 내의 내부회로를 거쳐 피드백된 출력 클럭과 위상을 비교한다. 그 비교 결과는 후술할 지연 제어기(3)를 제어하는 신호로 입력된다. 위상 비교기(2)의 출력 신호는 지상(lag), 진상(lead), 동상(locking)의 3가지이다. 도 2 및 도 3은 구체적인 회로의 구성예를 도시한 것이다.
지연 제어기(3)는 시프트 레지스터와 논리 회로로 구성되며, 위상 비교기(2)의 제어를 받아 작동하여, 지연 라인(4)과 더미 지연 라인(5)으로 입력되는 클럭 경로를 앞뒤로 움직여 준다. 이때, 지연되는 정도의 변경은 지연 제어기(3) 내의 논리 회로에 의해 이루어 진다. 또한, 지연 라인(4)과 더미 지연 라인(5)은 지연 제어기(3) 내의 시프트 레지스터들 중 같은 것의 출력에 묶이도록 되어 있어 클럭 경로를 동일하게 형성한다.
지연 라인(4)은 외부에서 들어온 신호의 위상을 지연시키는 회로이다. 위상 지연의 정도는 위상 비교기(2)에 의해 결정되며 지연 제어기(3)의 제어를 받아 위상 지연을 결정하게 되는 지연 경로가 형성된다. 지연 라인(4)은 다수의 단위 지연 셀(unit delay cell)에 의해 구성되며, 지연 제어기(3)의 출력은 단위 지연 셀 각각으로 입력된다.
더미 지연 라인(5)은 피드백 클럭을 만들어 위상 제어기(2)로 향하도록 하는 위상 비교 경로를 형성한다. 더미 지연 라인(5)은 지연 라인(4)과 대략 동일한 구성으로 이루어지며, 지연 라인(4)과 동일하게 지연 제어기(3)의 제어를 받아 작동한다. 그러나, 더미 지연 라인(5)과 지연 라인(4)의 출력 신호는 서로 다른 장치에 의해 다른 목적으로 사용된다. 즉, 지연 라인(4)은 출력 클럭을 만들기 위해 사용되지만 더미 지연 라인(5)은 피드백 클럭을 만들기 위해 사용된다.
클럭 신호 라인(6)은 지연 라인(4)의 출력을 이용하여 데이터 출력 장치 구동신호를 생성하는 클럭 드라이버 장치로서 기능한다.
출력 버퍼(7)는 클럭 신호 라인의 신호를 받아 외부 출력 단자로 데이터를 출력한다.
클럭 분주기(8)는 클럭 버퍼(1)의 출력 클럭을 1/n로 분주하는 분주기(Clock Devider)이다. 이때 n은 양의 정수, 통상 n=4 또는 n=8이 많이 사용된다. 도 4에 구성예를 도시하였다.
모사 지연 회로(replica delay)(9)는 더미 지연 라인(5)의 출력을 입력으로 받아 일정 정보에 따라 입력 클럭의 위상을 지연시켜 위상 비교기(2)로 출력한다. 이 일정 정보는 실제 DRAM의 클럭 경로에서 내부회로에 의해 발생하게 되는 위상 지연을 모델링한 것이다. 이 장치는 클럭 경로와 동일한 조건을 만들어 같은 위상 지연을 가해주는 것이다.
도 2 및 도 3은 보다 구체적인 위상 비교기(2)의 일 예를 도시한 것이다.
도 2의 위상 비교기는 기본적인 위상 비교기의 일 예이며, 도 3의 위상 비교기는 도 2의 위상 비교기에 가속 기능이 추가된 구성을 도시한 것이다.
먼저, 도 2의 위상 비교기를 설명한다.
위상 비교기의 동작은 2개의 플립플럽에서 기준 클럭(ref)와 피드백 클럭(fb)를 비교하여 피드백 클럭이 진상(lead)인지, 지상(lag)인지 또는 동상(lock)인지를 판별한다. 회로의 구성은 기준 클럭(ref)을 플립플럽의 클럭 펄스 입력단에 연결하고, 다른 입력단에는 피드백 클럭(fb)을 연결하도록 이루어지며, 위상비교기는 두 입력단으로 입력되는 클럭의 상태를 조사하여 두 클럭 사이의 위상차를 판별한다. 단, 한 쪽의 플립플럽에는 지연 라인(4)의 것과 동일한 단위 지연 셀(21)을 연결하고 피드백 클럭에 대해 지연을 가해준다.
이러한 구성의 위상 비교기에서, 플립플럽의 출력단(PC1, PC2, PC3, PC4)을 나오는 출력은 도 5의 표에 도시한 바와 같은 3가지의 조합이 되며, 그 출력 상태에 따라 진상(lead), 지상(lag), 동상(lock)의 상태를 판별하게 된다.
그 결과, 도 2의 위상 비교기(2)의 입력단으로 들어오는 클럭의 한 쪽 엣지마다 위상 비교를 수행하여 도 2의 우측에 도시한 바와 같은 종류의 시프트 제어 정보(22)를 지연 제어기(3)로 전송하게 된다.
이때, 지연 고정 루프(DLL)의 전력 소모를 줄이기 위해서, 분주기를 거친 클럭을 이용하여 지연 고정 루프(DLL)로 들어 오는 클럭 주파수를 분주하여서 위상을 비교한다.
그러나, 분주기를 사용하면 위상 고정을 위해서 시간이 많이 소모하게 되므로, 도 3과 같은 가속 기능을 부가하는 알고리즘을 사용하게 된다.
도 3에 도시한 가속 기능을 부가한 위상 비교기는 도 2의 것에 비해 하나의 플립플럽을 더 추가하고 있다. 추가된 플립플럽의 앞단에는 여러 개의 단위 지연 셀이 추가되는데, 그 개수는 분주기의 분주 비율과 같다.
도 6는 도 2 및 도 3의 단위 지연 셀(21, 23)과 다단 단위 지연 셀(24, 25)의 구성예를 도시한 도면이다.
도 6의 (a)는 분주비율이 8인 경우 도 2에 도시한 위상 비교기의 단일한 단위 지연 셀(21)의 구성 예를 도시한 것이다. 도 6의 (b)는 분주비율이 8인 경우 도 3에 도시한 가속 기능의 위상 비교기의 다단 단위 지연 셀(24, 25)의 구성 예를 도시한 것이다.
가속 기능 알고리즘을 사용한 위상 비교기는 지연 제어기로 총 4가지의 제어신호(지상, 진상, 동상, 가속)을 보내게 된다. 이때, 지연 제어기가 '가속'이라는 제어신호를 받게 되면, 지연 제어기는 분주된 클럭 대신 지연 고정 루프(DLL)로 직접 입력되는 분주되지 않은 상태의 높은 주파수의 클럭을 이용해 지연 라인을 움직이게 된다.
가령, 8의 분주 비율을 가지는 분주기를 사용한 경우를 고려하면, 도 2의 회로를 채용하여 1번의 레지스터 시프트 동작을 하는 기간에, 가속 기능을 사용한 도 3의 회로를 채용한 경우는 8번의 시프트 동작을 할 수 있게 된다. 그 결과 빠른 위상 고정이 가능하게 된다.
도 3의 예와 같은 구성의 가속 알고리즘을 채용하면, 도 2의 예와 같은 기본 구성의 경우보다 빠른 시간 내에 위상 고정을 하게 된다는 장점이 있다. 그러나, 만약 단위 지연 셀을 분주 비율보다 적게 움직여서 위상 고정이 가능한 경우에는 그 성능은 동일하게 되므로 속도 개선의 장점은 없어지게 된다.
8 분주비율을 사용하는 경우를 예로 들면, 시작점에서 기준 클럭과 피드백 클럭의 위상 차이가 7개 이하의 단위 지연 셀 차이인 경우 속도가 개선되는 효과는 없다.
또한, 가속 기능을 사용하다가도 두 클럭 사이에서 7개 이하의 단위 지연 셀 차이가 일어나게 된다면 가속 동작은 멈추게 된다.
그러나, 두 클럭의 위상 차이가 분주비율의 반 이상인 경우 한 번의 가속을 한 후 반대로 시프팅을 하면 보다 빠른 위상고정을 할 수 있다(도 10 참고). 이는 모든 위상 비교기에 이용되는 알고리즘이 한 쪽으로만 지연 제어기를 시프팅시켜 기준 클럭과 피드백 클럭의 위상을 동일하게 고정시키려고 하기 때문이다.
또한, 종래의 위상 비교 알고리즘을 사용하는 경우, 정해진 규격인 200 사이클 안에서 위상 고정을 할 수 있는 범위 또한 손해를 보게 된다. 즉, 7번의 가속을 동작시키지 않는 경우, 56사이클이 위상 고정을 위한 동작에 소요되기 때문에, 가속을 할 수 있는 범위는 144 사이클에 불과하게 되는 것이다.
도 7은 도 3의 가속 기능을 채용한 지연 고정 루프의 타이밍도를 도시한 것이다.
본 발명과 관련된 선행기술로는 미국특허 제6,144,713호가 있다. 이 특허는 외부 클럭과 내부 클럭의 위상차가 증가할 수록 위상 비교기에서의 지연을 증가시켜 지연 고정 루프(DLL)에서의 클럭 동기화 시간을 단축시키는 것을 목적으로 한다.
본 발명은, 반도체 메모리 장치의 지연고정루프(DLL)에 사용되는 위상비교기에서, 가속 기능의 동작을 위해 분주기의 분주비율과 같은 수의 단위 지연 셀을 사용하여 위상 지연을 일으키고 이를 통해 기준 클럭과 피드백 클럭의 위상을 비교하던 종래 기술의 단점을 극복하기 위한 새로운 구성을 제안하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 실현하기 위한, 본 발명의 제1측면에 따르면,
외부로 부터 입력되는 클럭 신호의 주파수를 2n의 분주비율로 분주하는 분주기와, 제1 및 제2 위상 지연 라인과, 기준 클럭과 피드백 클럭의 위상을 비교하는 위상 비교기와, 위상 비교기의 출력에 의해 상기 위상 지연 라인의 위상 지연을 제어하는 위상 제어기를 포함하는 동기식 반도체 메모리 장치의 지연 고정 루프(DLL)에서 위상 지연을 고정하는 방법에 있어서, 상기 위상 비교기에서, 기준 클럭과 피드백 클럭 사이의 차이를 비교하는 단계와, 상기 비교 결과, 기준 클럭과 피드백 클럭 사이의 위상 차이가 n 보다 작은 경우 보통의 동작을 하여 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 위상 차이가 2n 보다 큰 경우 한번의 비교에 2*n번의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 차이가 n 보다 크고 2n 보다 작은 경우, 한 번의 비교에서 2*n번의 단위 지연 셀을 움직이고 나서 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프에서의 위상 지연 고정 방법을 제공한다.
전술한 기술적 과제를 실현하기 위한, 본 발명의 제2측면에 따르면, 외부로 부터 입력되는 클럭 신호로 내부 클럭 신호를 생성하는 클럭 버퍼와, 이 클럭 버퍼로부터의 클럭 신호의 주파수를 2n의 분주비율로 분주하는 분주기와, 다수의 단위 지연 회로로 구성되며 클럭 버퍼의 출력 신호를 받아 지연 시간을 변경할 수 있는 제1 위상 지연 라인과, 다수의 단위 지연 회로로 구성되며 상기 분주기의 출력 신호를 받아 지연 시간을 변경할 수 있는 제2 위상 지연 라인과, 상기 제1 위상 지연 라인과 제2 위상 지연 라인의 위상 지연을 제어하는 지연 제어기와, 제2 위상 지연 라인의 출력을 기초로 내부에서의 지연 경로에 대한 모델링을 구현하는 모사 지연 회로와, 상기 클럭 버퍼로부터 분주기를 거쳐 출력되는 클럭 신호와 상기 모사 지연 회로로부터의 피드백 클럭 신호 사이의 위상차이를 비교하고 그 결과에 따라 상기 지연 제어기로 제어 신호를 출력하되, 지연 제어기에서 단위 지연 셀의 입력단을 변경하는 회수를 상기 분주기에 의해 분주되기 전의 클럭 주파수를 이용하여 결정하는 위상 비교기를 포함하는 동기식 반도체 메모리 장치의 지연 고정 루프를 제공한다.
이러한 구성의 본 발명을 제공함으로써, 보다 적은 회로와 빠른 위상 고정 효과를 발휘함으로써, 회로의 감소에 따른 회로 구성 면적과 그에 따른 전류소모를 줄일 수 있도록 한 반도체 메모리 장치의 제작을 가능하게 하였다.
이하, 첨부된 도면을 참고하여 본 발명의 구성을 보다 상세히 설명하도록 한다.
도 8는 본 발명에 따른 지연 고정 루프(DLL)의 구성을 전체적으로 도시한 블록도이다.
지연 고정 루프(DLL)의 대략적 구성면에서 볼 때 도 8의 블록도 구성은 도 1의 것과 유사하며, 클럭 버퍼(11)로부터의 입력 신호가 분주기(18)로 입력됨과 동시에 위상 비교기(12)로도 입력된다는 점만이 다를 뿐이다.
다만, 이러한 차이에 따라, 위상 비교기(12)의 내부 구성은 변경되었다. 그 외의 부분은 도 1에 도시한 종래의 것과 동일한 구성을 채용하였다.
클럭 버퍼(11)는 외부로부터 입력되는 클럭을 기준으로 내부 클럭 신호를 생성한다.
위상 비교기(12)는 입력 클럭과 출력 클럭의 위상을 비교하여 지연 제어기(13)로 제어신호를 출력한다. 위상 비교기(12)는 클럭 버퍼(12)를 거친 입력 클럭 신호를 다시 클럭 분주기(18)를 거치도록 하고, 그 결과인 클럭 신호를 기준으로 하여 지연 고정 루프(DLL) 내의 내부회로를 거쳐 피드백된 출력 클럭과 위상을 비교한다.
또한, 클럭 버퍼(11)의 출력 신호인 내부 클럭 신호는 직접 위상 비교기(12)로도 입력된다. 클럭 버퍼(11)로 부터 입력된 입력 클럭 신호는 분주되지 않은 상태의 높은 주파수의 클럭을 이용해 지연 라인 내의 단위 지연 셀 입력단을 변경하는 회수를 정하기 위함이다.
위상 비교기(12)의 대체적인 구성은 도 3에 도시한 가속 기능이 부가된 종래의 위상 비교기의 예와 동일하다. 다만, 다단 지연 셀(24, 25)의 구성은 도 3의 것과 다른 구성으로 이루어진다.
본 발명이 종래기술과 다른 핵심은 도 3의 다단 지연 셀(24, 25)의 구성(도 6 참조)을 변경시켜 가속을 위한 조건을 정하는 알고리즘을 변경하였다는 데 있다.
도 9은 본 발명에 따른 다단 지연 셀의 구성 예를 도시한 도면이다. 도 9의 구성 예는 도 6의 종래의 경우와 같이 분주기(18)의 분주비율을 8로 설정한 경우의 다단 단위 지연 셀의 구성을 도시한 것이다.
본 발명에 따른 지연 고정 루프(DLL)의 동작은 도 3에 참고하여 설명한 가속 알고리즘을 채택한 경우와 다음과 같은 차이를 보여준다.
도 3에 도시한 종래의 가속 알고리즘을 이용한 지연 고정 루프의 동작에서 다단 지연 셀에 분주 비율과 같은 단위 지연 셀을 사용하도록 구성할 경우, 기준 클럭과 피드백 클럭 사이의 지연량이 다단 지연 셀에 사용된 개수보다 작게 되면 가속 기능은 효과가 없게 된다.
이러한 손실은 기준 클럭과 피드백 클럭 사이의 위상차가 분주비율의 반보다 클 때 발생하며, 일회의 가속을 행함으로써 기준 클럭에 비해 피드백 클럭의 위상이 늦은(lag) 경우 피드백 클럭을 앞으로 당긴 후 반대 방향으로 시프트시키는 동작을 통해 위상을 고정시키도록 하여 해결할 수 있다.
본 발명에서는 이러한 손실을 막기 위해 다단 지연 셀의 단수를 분주 비율을 반으로 나눈 수보다 한 단 많도록 한다.
이 경우, 기준 클럭에 비해 피드백 클럭이 앞선(lead) 경우에도 2가지의 경우에 따라 가속 기능을 적용시킬 수 있다.
2가지 방법의 하나는 한꺼번에 분주 비율만큼의 지연 라인의 단위 지연 셀을 움직인 후 반전된 위상에 따라 피드백 클럭의 지연시간을 가속하지 않고 줄이는 것이며, 또 다른 방법은, 기존의 방법대로 가속 기능을 멈춘 후 일반적으로 분주된 클럭을 이용하여 한 단씩 시프트 해주는 것이다.
도 8에서 지연 제어기(13)는 위상 비교기(12)의 제어를 받아 작동하여, 지연 라인(14)과 더미 지연 라인(15)으로 입력되는 클럭 경로를 앞뒤로 움직여 준다. 이때, 지연되는 정도의 변경은 지연 제어기(13) 내의 논리 회로의 구성에 따라 이루어 진다.
지연 라인(14)은 위상 제어기(13)의 제어를 받아 외부에서 들어온 신호의 위상을 위상 비교기(12)에 의해 결정된 지연 양만큼을 지연시킨다.
더미 지연 라인(15)은 지연 제어기(13)의 제어를 받아 작동하며, 피드백 클럭을 만들어 위상 제어기(12)로 향하도록 하는 위상 비교 경로를 형성한다.
클럭 신호 라인(16)은 지연 라인(14)의 출력을 이용하여 데이터 출력 장치 구동신호를 생성하는 클럭 드라이버 장치로서 기능한다.
출력 버퍼(17)는 클럭 신호 라인의 신호를 받아 외부 출력 단자로 데이터를 출력한다.
클럭 분주기(18)는 클럭 버퍼(11)의 출력 클럭을 1/n로 분주하는 분주기(Clock Devider)이다. 그 구성은 도 4에 도시한 종래의 구성예와 동일하다.
모사 지연 회로(19)는 더미 지연 라인(15)의 출력을 입력으로 받아 입력 클럭의 위상을 지연시켜 위상 비교기(2)로 출력한다. 이 장치는 클럭 경로와 동일한 조건을 만들어 같은 위상 지연을 가해주는 것이다.
이하, 본 발명에 따른 위상비교기(12)의 작동을, 분주비율 8로 분주한 기준 클럭과 피드백 클럭 간에 전체 79단의 단위 지연 셀만큼 위상차가 생기는 경우를 일 예로서 도 3의 구성과 비교 설명하도록 한다.
도 3에 도시한 가속 기능을 채용한 구성에서는, 가속 기능을 사용하여 9번의 가속 기능을 동작시켜 72단을 움직인다. 이후, 위상 비교기는 8단의 단위 지연 셀로 지연시킨 피드백 클럭이 기준 클럭에 비해 뒤짐을 판별한 후 가속을 하지 않은 상태에서 나머지 7단을 분주된 클럭을 이용해 시프트하게 된다.
한편, 본 발명의 기술을 이용한 경우에는 기존의 알고리즘과 동일하게 9번의 가속 동작을 한 후 5단의 단위 지연 셀로 위상 지연 시킨 피드백 클럭과 기준 클럭의 위상을 비교하게 된다. 이렇게 하면 여전히 피드백 클럭이 기준 클럭에 비해 앞선 위상을 갖게 되므로 1번의 가속을 더하게 된다. 이 동작을 통해 두 클럭 간에는 위상이 역전되게 되며 이후에는 위상 비교기에서 반대편으로 피드백 클럭을 시프트 하도록 지연 제어기를 동작시키게 된다.
요약하면, 본 발명의 알고리즘을 사용하는 경우에는 총 10번의 가속 동작을 하게 되며, 1번의 분주된 클럭을 이용한 시프트 동작을 하게 된다.
결과적으로, 종래 기술을 이용한 경우 총 9*8(가속 기능 사용) + 7*8(보통) = 128 사이클의 위상 고정 시간이 필요한다. 반면, 본 발명의 기술을 이용할 경우에는 총 10*8(가속사용)+1*8(보통)=88사이클만이 필요하게 될 뿐이다.
본 발명의 알고리즘을 적용하여 빠른 위상 고정 시간을 실현할 수 있는 범위는 다음과 같다.
기존의 알고리즘은 한 방향으로만 시프트하게 되어 있어 두 클럭 간에 분주비율보다 작은 단위 지연 셀 만큼의 위상 차이가 있는 경우 기존의 알고리즘과 같이 한쪽으로만 시프트하는 것이 우수하게 된다. 그러나, 두 클럭 간의 차이가 분주비율보다 큰 경우에는 한 번의 가속을 통해 빠른 위상을 변경한 후 반대로 시프트를 하는 것이 빠르게 된다.
특히 이 알고리즘을 이용하는 경우 높은 비율의 분주기를 이용할 경우에 더 큰 성능 차이를 가지게 된다.
도 10은 도 2 및 도 3의 종래 기술에서의 위상 고정 알고리즘과 도 8의 본 발명에서의 고정 알고리즘을 비교 설명하기 위한 도면이다. 도면에 도시한 바와 같이, 본 발명에 따른 위상 고정 알고리즘은 가속 알고리즘을 적용하지 않은 경우나 종래의 위상 고정 알고리즘을 적용한 경우에 비교하여 가속 효과가 뛰어남을 확인할 수 있다.
도 11는 본 발명의 가속 알고리즘을 채용한 경우의 위상 고정 회로에서의 타이밍도를 도시한 것이다.
도 12의 표는 본 발명에서 기준 클럭 대비 피드백 클럭의 상태에 따른 4가지 출력 결과를 도시한 것이다.
지금까지 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양한 변경 실시가 가능하다.
전술한 바와 같은 구성의 본 발명을 제공함으로써, 동기식 반도체 메모리 장치의 위상 고정 시간을 더욱 줄일 수 있도록 설계된 지연 고정 루프(DLL)를 제공할 수 있게 되었다. 특히, 지연 고정 루프(DLL) 외부의 불안한 상황으로 인한 200 사이클 중 일부 시간을 손해 보더라도 빠른 위상 고정을 통해 규격을 만족시킬 수 있게 되었다.
또한 실제 지연 라인의 단위 지연 셀과 위상 비교기에 사용되는 단위 지연 셀의 미스매치로 인한 위험도 감소하였다.
또한 회로의 추가 부담은 없으며 오히려 회로의 감소가 동반될 수 있어 차지 면적의 경감과 그에 따른 전류소모도 줄일 수 있고, 또 빠른 위상 고정에 따른 전류 소모도 줄일 수 있다는 장점을 얻을 수 있었다.
종래에는 분주비율 8의 분주기를 동작시키는 경우 기존의 알고리즘을 이용한 경우 최대로 사용할 수 있는 지연 라인의 단위 지연 셀의 개수가 159단 미만이어야 하였지만, 본 발명을 제공함으로써 180단 미만의 단위 지연 셀을 이용할 수 있게 되었다. 그 결과 보다 많은 단위 지연 셀을 이용할 수 있게 되어 단위 지연 셀의 지연 값을 작게 함에 따른 정밀한 레졸루션이 가능하고 스큐(skew)과 지터(jitter)를 보다 줄일 수 있게 되었다.
도 1은 종래의 지연 고정 루프(DLL) 구성 중 하나인 레지스터 제어 DLL (Register Controlled DLL)을 도시한 블록도,
도 2는 도 1의 위상 비교기의 일 예를 구체적으로 도시한 도면,
도 3는 가속 기능이 부가된 위상비교기의 일 예를 구체적으로 도시한 도면,
도 4는 도 1의 클럭 분주기의 구성예를 도시한 도면,
도 5는 도 2의 위상 비교기 출력단의 출력예를 도시한 표,
도 6은 도 2 및 도 3의 단위 지연 셀과 다단 단위 지연 셀의 구성예를 도시한 도면,
도 7은 도 3의 가속 기능을 채용한 지연 고정 루프의 타이밍도를 도시한 도면,
도 8은 본 발명에 따른 지연 고정 루프의 구성을 도시한 블록도,
도 9는 본 발명에 따른 다단 지연 셀의 구성예를 도시한 도면,
도 10은 도 2 및 도 3의 종래 기술에서의 위상 고정 알고리즘과 도 8의 본 발명에서의 고정 알고리즘을 비교 설명하기 위한 도면,
도 11은 본 발명에 따른 지연 고정 루프의 타이밍도를 도시한 도면, 그리고,
도 12는 본 발명에 따른 위상 비교기 출력단의 출력 예를 도시한 표이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 클럭 버퍼
2, 12 : 위상 비교기
3, 13 : 지연 제어기
4, 14 : 지연 라인
5, 15 : 더미 지연 라인
8, 18 : 분주기
9, 19 : 모사 지연 회로

Claims (9)

  1. 외부로 부터 입력되는 클럭 신호의 주파수를 2n의 분주비율로 분주하는 분주기와, 제1 및 제2 위상 지연 라인과, 기준 클럭과 피드백 클럭의 위상을 비교하는 위상 비교기와, 위상 비교기의 출력에 의해 상기 위상 지연 라인의 위상 지연을 제어하는 위상 제어기를 포함하는 동기식 반도체 메모리 장치의 지연 고정 루프(DLL)에서 위상 지연을 고정하는 방법에 있어서,
    상기 위상 비교기에서,
    기준 클럭과 피드백 클럭 사이의 차이를 비교하는 단계와,
    상기 비교 결과, 기준 클럭과 피드백 클럭 사이의 위상 차이가 n 보다 작은 경우 보통의 동작을 하여 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 위상 차이가 2n 보다 큰 경우 한번의 비교에 2*n번의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 차이가 n 보다 크고 2n 보다 작은 경우, 한 번의 비교에서 2*n번의 단위 지연 셀을 움직이고 나서 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프에서의 위상 지연 고정 방법.
  2. 제1항에 있어서,
    상기 위상 비교기에서,
    단위 지연 셀과, 다단 단위 지연 셀을 가지고 기준 클럭과 피드백 클럭의 위상을 비교하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프에서의 위상 지연 고정 방법.
  3. 제2항에 있어서,
    상기 다단 단위 지연 셀은 n개 이상 2n개 이하의 단위 지연 셀을 이용하여 구성하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프에서의 위상 지연 고정 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 위상 비교기에서
    다단 지연 셀의 수 보다 기준 클럭과 피드백 클럭의 위상 차이가 큰 경우에는 분주하기 전의 클럭을 이용하여 단위 지연 셀 단을 움직여 주도록 지연 제어기를 제어하는 것을 특징으로 하는 반도체 메모리 장치의 지연 고정 루프에서의 위상 지연 고정 방법.
  5. 삭제
  6. 외부로 부터 입력되는 클럭 신호로 내부 클럭 신호를 생성하는 클럭 버퍼와, 이 클럭 버퍼로부터의 클럭 신호의 주파수를 2n의 분주비율로 분주하는 분주기와,
    다수의 단위 지연 회로로 구성되며 클럭 버퍼의 출력 신호를 받아 지연 시간을 변경할 수 있는 제1 위상 지연 라인과,
    다수의 단위 지연 회로로 구성되며 상기 분주기의 출력 신호를 받아 지연 시간을 변경할 수 있는 제2 위상 지연 라인과,
    상기 제1 위상 지연 라인과 제2 위상 지연 라인의 위상 지연을 제어하는 지연 제어기와,
    제2 위상 지연 라인의 출력을 기초로 내부에서의 지연 경로에 대한 모델링을 구현하는 모사 지연 회로와,
    상기 클럭 버퍼로부터 분주기를 거쳐 출력되는 클럭 신호와 상기 모사 지연 회로로부터의 피드백 클럭 신호 사이의 위상차이를 비교하고 그 결과에 따라 상기 지연 제어기로 제어 신호를 출력하되, 지연 제어기에서 단위 지연 셀의 입력단을 변경하는 회수를 상기 분주기에 의해 분주되기 전의 클럭 주파수를 이용하여 결정하는 위상 비교기를 포함하며,
    상기 위상 비교기는
    기준 클럭과 피드백 클럭 사이의 차이를 비교한 결과,
    기준 클럭과 피드백 클럭 사이의 위상 차이가 n 보다 작은 경우 보통의 동작을 하여 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 위상 차이가 2n 보다 큰 경우 한번의 비교에 2*n번의 단위 지연 셀을 움직이도록 지연 제어기를 제어하며, 위상 비교기에서 기준 클럭과 피드백 클럭 사이의 차이가 n 보다 크고 2n 보다 작은 경우, 한 번의 비교에서 2*n번의 단위 지연 셀을 움직이고 나서 한 번의 비교에 한 개의 단위 지연 셀을 움직이도록 지연 제어기를 제어하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 고정 루프.
  7. 제6항에 있어서,
    상기 위상 비교기는
    단위 지연 셀과, 다단 단위 지연 셀을 가지고 기준 클럭과 피드백 클럭의 위상을 비교하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 고정 루프.
  8. 제7항에 있어서,
    상기 다단 단위 지연 셀은 n개 이상 2n개 이하의 단위 지연 셀을 이용하여 구성하는 것을 특징으로 하는 동기식 반도체 메모리 장치의 지연 고정 루프.
  9. 제6항 또는 제7항에 있어서,
    상기 위상 비교기는
    다단 지연 셀의 수 보다 기준 클럭과 피드백 클럭의 위상 차이가 큰 경우에, 분주기로 클럭 신호를 분주하기 전의 클럭을 이용하여 단위 지연 셀 단을 움직여 주도록 지연 제어기를 제어하는 것을 동기식 반도체 메모리 장치의 지연 고정 루프.
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