KR100520657B1 - 지연 고정 루프 회로에 적용되는 위상 비교기 - Google Patents

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Abstract

본 발명에 따른 지연 고정 루프 회로(Delay Locked Loop; DLL)에 적용되는 위상 비교기는, 외부로부터 입력된 클락 신호가 버퍼에 의해 버퍼링된 내부 클락 신호가 분주기에 의해 분주된 기준 클락 신호와 내부 클락 신호가 더미 지연 라인을 통해 생성된 피드백 클락 신호의 위상을 비교하고, 비교 결과에 따라 버퍼로부터 출력된 라이징 클락 신호뿐만 아니라 폴링 클락 신호를 모두 이용하여 지연 라인을 제어하는 시프트 레지스터를 제어하기 때문에, 초기 위상을 빠르게 고정시킬 수 있고, 외부 노이즈에 의해 급격한 지연 변화량에 대해 빠르게 트래킹(tracking)할 수 있다.

Description

지연 고정 루프 회로에 적용되는 위상 비교기{Phase Comparator for DLL(Delay Locked Loop)}
본 발명은 지연 고정 루프 회로(Delay Locked Loop; DLL)에 적용되는 위상 비교기에 관한 것으로, 보다 상세하게는 빠른 위상 고정과 위상 추적을 수행할 수 있는 지연 라인(Delay Line)의 시프트 레지스터(Shift Register)를 제어하는 시프트 레지스터 제어기(Shift Register Controller)를 포함하는 지연 고정 루프 회로에 적용되는 위상 비교기(Phase Comparator)에 관한 것이다.
일반적으로 지연 고정 루프 회로(Delay Locked Loop; DLL)는 DRAM의 외부에서 입력되는 외부 클락 신호를 이용하여 DRAM 내부에서 외부로 출력되는 데이터의 타이밍을 제어하는 회로이다. 데이터를 오류 없이 칩셋(Chipset)에 전송하기 위해서는 DRAM과 칩셋이 클락 신호에 동기화되어야 한다.
즉, 외부로부터 입력된 클락 신호가 DRAM 내부로 입력될 때 클락 입력 버퍼(Input Clock Buffer), 라인 부하(Line Loading), 데이터 출력 버퍼(Data Output Buffer) 등의 로직 회로들에 의해 위상이 지연되어 외부 클락 신호의 위상과 내부 클락 신호의 위상이 달라지기 때문에 이를 보상하기 위해서 DLL이 사용된다.
이와 같이 DLL은 DRAM 내부 회로에 의해 지연된 위상(Clock Skew)을 보상하여, 즉 내부에서 외부로 출력되는 데이터의 위상이 클락 신호의 위상과 차이가 나지 않도록 외부 클락 신호를 기준으로 DRAM 코어(Core)에서 센싱된 데이터가 데이터 출력 버퍼를 통해 출력되는 시점이 외부로부터 입력된 클락 신호의 타이밍과 동일하게 한다.
일반적인 디지털 DLL(Register Controlled DLL)은 외부로부터 입력된 클락 신호를 내부 클락 신호로 버퍼링하는 클락 버퍼(Input Clock Buffer)와, 클락 버퍼로부터 출력된 내부 클락 신호를 분주하는 분주기(Divider)와, 분주기에 의해 분주된 기준 클락 신호와 DLL의 내부 회로를 통해 피드백(feedback)된 클락 신호 FB의 위상을 비교하는 위상 비교기(Phase Comparator)와, 위상 비교기로부터 출력된 신호를 이용하여 지연 라인(Delay Line)의 지연율을 제어하는 지연 제어기(Delay Controller)와, 내부 클락 신호의 위상을 지연하는 지연 라인(Delay Line)과, 피드백 클락 신호 FB를 생성하는 더미 지연 라인(Dummy Delay Line)과, 외부로부터 입력된 클락 신호가 지연라인까지 및 지연라인으로부터 출력된 신호가 칩 외부로 출력될 때까지의 지연 요소들을 모델링(modeling)한 복제 회로(Replica circuit)를 포함한다.
여기서, 입력 클락 버퍼는 외부로부터 입력된 클락 신호를 이용하여 내부 클락 신호를 생성한다. DDR SDRAM에 사용되는 DLL의 경우, 클락 버퍼는 외부로부터 입력된 클락 신호의 라이징 에지(Rising Edge)에 동기되어 발생하는 라이징 클락 신호를 생성하는 라이징 에지 클락 버퍼와, 외부로부터 입력된 반전 클락 신호를 이용하여 외부로부터 입력된 클락 신호의 폴링 에지(Falling Edge)에 동기되어 발생하는 폴링 클락 신호를 생성하는 폴링 에지 클락 버퍼를 포함한다.
또한, 더미 지연 라인에 의해 피드백 클락 신호를 발생하기 위해 사용되는 더미 클락 신호를 발생하는 더미 클락 버퍼를 추가로 포함한다.
분주기는 전력 소모를 줄이기 위해, 외부 클락 신호의 주파수를 1/N으로 분주한다. 여기서, N은 양수이며, 일반적으로 8 또는 4의 값을 갖는다.
위상 비교기는 더미 클락 버퍼에서 출력된 더미 클락 신호가 분주기에 의해 분주된 기준 클락 신호와 DLL의 내부 회로를 통해 피드백된 클락 신호의 위상을 비교한다.
지연 라인은 위상 비교기에 의해 제어되어 위상 지연율을 결정하는 지연 경로를 형성한다.
지연 라인은 낸드게이트를 포함하는 다수의 단위 지연 셀(Unit Delay Cell)이 직렬 연결되어 구성되는데, 각 단위 지연 셀을 제어하는 신호는 시프트 레지스터로부터 출력된 신호에 일대일로 대응되며, 시프트 레지스터의 출력단자의 값이 하이 레벨이 되는 단위 지연 셀에 기준 클락 신호 REF가 인가되어 지연 경로가 형성된다.
지연 제어기는 지연 라인의 입력 경로를 설정하는 논리 회로와 경로의 위치를 설정하는 양방향성 시프트 레지스터(bidirectional shift register)를 포함한다. 여기서, 시프트 레지스터는 초기 최대/최소 지연 시간을 설정할 수 있도록 구성된다.
또한, 듀티 비 왜곡(duty ratio distortion)을 최대한 억제하기 위해, 라이징 에지와 폴링 에지를 동일하게 처리한다.
더미 지연 라인은 지연 라인과 동일한 소자로 동일하게 구성된다.
복제 회로는 더미 클락 버퍼, 분주기, 출력 버퍼를 축소(shrink), 단순화(simplify) 또는 그대로 이용하여 구성한다. 정확한 지연 요소들은 DLL이 갖는 성능 중의 스큐(skew) 값을 결정한다.
DLL은 외부 클락 신호과 내부 클락 신호 사이의 위상을 동기화 시키는 회로이다.
외부 클락 신호와 내부 클락 신호의 위상을 동기화시키기 위해 위상 비교기에서는 두 클락 신호를 실시간으로 비교한다.
위상 비교기는 뒤 클락 신호의 위상 정보를 이용하여 지연 제어기(시프트 레지스터 어레이(shift register array))에 정보를 제공하여 지연 라인의 지연율을 조절하여, 그 위상 차이를 감소시킨다.
위상 비교기에서는 앞선 상태(lead), 뒤떨어진 상태(lag), 고정 상태(lock), 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio), 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진 상태(lag more than divider ratio)의 5가지 상태로 외부 클락 신호와 내부 클락 신호의 상태를 분리한다.
지연 제어기는 상기한 5가지 상황에 따라 지연 라인을 제어하는 신호를 출력하는데, 앞선 상태(lead)의 경우는 분주기를 이용하여 비교한 두 클락 신호 REF, FB의 한 주기에 따라 한 번의 시프트 레프트(shift left), 뒤떨어진 상태(lag)의 경우는 한 번의 시프트 라이트(shift right) 신호를 발생한다.
고정 상태(lock)의 경우는 시프트 신호를 발생하지 않고, 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio)의 경우, 또는 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진 상태(lag more than divider ratio)의 경우는 분주된 두 클락 신호의 한 번의 비교 구간 동안 분주 되지 않은 클락 신호를 이용하여 시프트 동작을 제어한다.
도 1은 종래 기술에 따른 DLL에 적용되는 위상 비교기의 상세 회로를 나타낸 회로도이다.
위상 비교기는 더미 클락 버퍼에서 출력된 더미 클락 신호가 분주기에 의해 분주된 기준 클락 신호 REF 및 더미 클락 버퍼에서 출력된 더미 클락 신호가 더미 지연 라인에 통해 발생된 피드백 클락 신호 FB의 위상을 비교하는 위상 비교부(1)와, 위상 비교부(1)로부터 출력된 데이터를 이용하여, 지연 라인의 지연시간을 조절하기 위한 시프트 레지스터를 포함하는 지연 제어기를 제어하는 시프트 레지스터 제어부(2)를 포함한다.
위상 비교부(1)는 기준 클락 신호 REF와 피드백 클락 신호 FB를 비교하여, 5가지 상태로 분류한다. 여기서, 5가지 상태는 정상 앞선 상태(normal lead), 정상 뒤떨어진 상태(normal lag), 고정 상태(lock), 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio) 및 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진 상태(lag more than divider ratio)이다.
따라서, 위상 비교부(1)로부터 출력된 결과인 5가지 상태에 따라 시프트 레지스터 제어부(2)는 시프트 라이트 신호 SR1, SR2 및 시프트 레프트 신호 SL1, SL2의 상태 조합을 다르게 설정하여 출력한다. 이때, 고정 상태(lock)에서는 시프트 신호를 발생하지 않는다.
도 2a 내지 도 2d는 고정 상태(lock)를 제외한 나머지 4가지 상태에 따른 동작 신호들의 타이밍도이다.
도 2a는 도 1에 도시된 위상 비교부의 결과가 정상 앞선 상태(normal lead)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클락 신호 REF, FB의 한 주기 동안 한 번의 시프트 동작을 수행한다.
위상 비교부(1)의 논리부(4)에서 분주된 클락 신호를 이용하여 T 플립플롭(7)을 동작시켜, 비교부들(3a∼3d)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(7)으로부터 출력된 신호들 M1, M2을 논리 조합부(8)가 논리 조합하여 시프트 라이트 신호들 SR1, SR2을 발생한다. 이때, 시프트 레프트 신호들 SL1, SL2은 로우 레벨을 유지한다.
도 2b는 도 1에 도시된 위상 비교부의 결과가 정상 뒤떨어진 상태(normal lag)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클락 신호 REF, FB의 한 주기 동안 한 번의 시프트 동작을 수행한다.
정상 앞선 상태(normal lead)일 경우와 동일하게, 분주된 클락 신호를 이용하여 T 플립플롭(7)을 동작시켜, 비교부들(3a∼3d)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(7)으로부터 출력된 신호들 M1, M2을 논리 조합부(22)가 논리 조합하여 시프트 레프트 신호들 SL1, SL2을 발생한다. 이때, 시프트 라이트 신호들 SR1, SR2은 로우 레벨을 유지한다.
도 2c는 도 1에 도시된 위상 비교부의 결과가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클럭 신호 REF, FB의 한번의 비교구간 동안 분주되지 않은 라이징 클럭 신호를 이용하여 시프트 동작을 수행한다.
기준 클락 신호 REF와 피드백 클락 신호 FB의 위상 차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우를 검출하는 비교부들(3c, 3d)로부터 출력된 신호 AC가 하이 레벨이 되어 분주되지 않은 클락 신호, 즉 외부 클락 신호의 라이징 에지를 검출한 라이징 클럭 신호를 이용하여 T 플립플롭(7)을 동작시켜, 비교부들(3a∼3d)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(7)으로부터 출력된 신호들 M1, M2을 논리 조합부(8)가 논리 조합하여 시프트 라이트 신호들 SR1, SR2을 발생한다. 이때, 시프트 레프트 신호들 SL1, SL2은 로우 레벨을 유지한다.
도 2d는 도 1에 도시된 위상 비교부의 결과가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진(lag more than divider ratio) 상태일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클럭 신호 REF, FB의 한번의 비교구간 동안 분주되지 않은 라이징 클럭 신호를 이용하여 시프트 동작을 수행한다.
기준 클락 신호 REF와 피드백 클락 신호 FB의 위상 차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우를 검출하는 비교부들(3c, 3d)로부터 출력된 신호 AC가 로우 레벨이 되어 분주되지 않은 클락 신호, 즉 외부 클락 신호의 라이징 에지를 검출한 라이징 클럭 신호를 이용하여 T 플립플롭(7)을 동작시켜, 비교부들(3a∼3d)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(7)으로부터 출력된 신호들 M1, M2을 논리 조합부(8)가 논리 조합하여 시프트 레프트 신호들 SL1, SL2을 발생한다. 이때, 시프트 라이트 신호들 SR1, SR2은 로우 레벨을 유지한다.
여기서, 비교부(3b)의 지연부(6a)의 지연시간은 다른 비교부들(3c, 3d)의 지연부들(6b, 6c)의 지연시간보다 짧고, 비교부들(3c, 3d)의 지연부들(6b, 6c)의 지연시간은 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간만큼 이다.
또한, 가속 모드 인에이블부(5)는 조합부(4)로부터 출력된 신호 및 지연라인으로부터 출력되어 드라이버를 통해 출력된 드라이버 클락 신호 RCLKDLL를 이용하여 가속 모드를 제어하는 신호를 출력한다.
그러나, 상기한 DLL에서는 빠른 위상 고정(lock)을 위해 사용하는 클락 신호는 라이징 에지를 이용하여 발생시킨 클락 신호이다. 이 클락 신호를 이용하여 분주되기 전에 클락 신호의 주기로 시프트 동작을 수행하는데, 폴링 에지를 이용하여 발생시킨 클락 신호는 시프트 동작에는 이용되지 않기 때문에, 위상 고정 시간이 길어지며, 노이즈(noise)에 의한 위상 변화에 따른 트래킹(tracking)을 보상할 수 없는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은, 지연 제어기가 라이징 에지를 이용하여 발생시킨 클락 신호뿐만 아니라 폴링 에지를 이용하여 발생시킨 클락 신호를 모두 이용하여 외부 클락 신호의 한 주기에 두 번의 시프트 동작을 수행할 수 있기 때문에 위상 고정 시간을 줄이는 것이다.
상기 문제점을 해결하기 위한 본 발명의 다른 목적은, 외부 클락 신호에 포함되는 노이즈에 의한 위상 변화에 따른 트래킹을 보상하는 것이다.
상기 목적을 달성하기 위한 본 발명의 지연 고정 루프 회로에 적용되는 위상 비교기는, 외부로부터 입력된 클락 신호를 버퍼링한 클락 신호가 분주기에 의해 분주된 기준 클락 신호 및 상기 기준 클락 신호가 지연 라인 및 내부 회로의 지연시간을 적용하여 발생된 피드백 클락 신호의 위상을 비교하는 위상 비교 블록; 및 상기 위상 비교 블록으로부터 출력된 데이터, 상기 외부로부터 입력된 클락 신호의 라이징 에지에 동기하여 발생되는 라이징 클락 신호 및 폴링 에지에 동기하여 발생되는 폴링 클락 신호를 이용하여, 지연 라인의 지연시간을 조절하기 위한 시프트 레지스터를 포함하는 지연 제어기를 제어하는 시프트 레지스터 제어 블록을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
본 발명에 따른 지연 고정 루프 회로에 적용되는 위상 비교기는, 외부로부터 입력된 클락 신호가 버퍼에 의해 버퍼링된 내부 클락 신호가 분주기에 의해 분주된 기준 클락 신호와 내부 클락 신호가 더미 지연 라인을 통해 생성된 피드백 클락 신호의 위상을 비교하고, 비교 결과가 기준 클락 신호 REF와 피드백 클락 신호 FB의 위상 차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우 버퍼로부터 출력된 라이징 클락 신호뿐만 아니라 폴링 클락 신호를 모두 이용하여 지연 라인을 제어하는 시프트 레지스터를 제어하기 때문에, 초기 위상을 빠르게 고정시킬 수 있고, 외부 노이즈에 의해 급격한 지연 변화량에 대해 빠르게 트래킹(tracking)할 수 있다.
도 3은 본 발명에 따른 DLL에 사용되는 위상 비교기의 상세 회로를 나타낸 회로도이다.
위상 비교기는 더미 클락 버퍼에서 출력된 더미 클락 신호가 분주기에 의해 분주된 기준 클락 신호 REF 및 더미 클락 버퍼에서 출력된 더미 클락 신호가 더미 지연 라인을 통해 발생된 피드백 클락 신호 FB의 위상을 비교하는 위상 비교부(10)와, 위상 비교부(10)로부터 출력된 데이터를 이용하여, 지연 라인의 지연시간을 조절하기 위한 시프트 레지스터를 포함하는 지연 제어기를 제어하는 시프트 레지스터 제어부(20)를 포함한다.
위상 비교부(10)는 기준 클락 신호 REF와 피드백 클락 신호 FB를 비교하여, 5가지 상태로 분류한다. 여기서, 5가지 상태는 정상 앞선 상태(normal lead), 정상 뒤떨어진 상태(normal lag), 고정 상태(lock), 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio) 및 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진 상태(lag more than divider ratio)이다. 여기서, 분주기의 분주율은 분주기(divider)의 단위 지연 셀(unit delay cell)의 지연 시간이다.
위상 비교부(10)는 각 상태를 검출하는 비교부들(11∼14)을 포함하고, 각 비교부들(12, 13, 14)은 지연부들(16a, 16b, 16c)을 포함한다.
여기서, 지연부(16a)의 지연시간은 다른 지연부들(16b, 16c)의 지연시간보다 작고, 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio)를 검출하는 비교부(13)의 지연부(16b)의 지연시간은 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간만큼의 두 배의 지연시간을 갖고, 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진 상태(lag more than divider ratio)를 검출하는 비교부(14)의 지연부(16c)의 지연시간은 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간만큼과 같다.
따라서, 위상 비교부(10)로부터 출력된 결과인 5가지 상태에 따라 시프트 레지스터 제어부(20)는 시프트 라이트 신호 SR1, SR2 및 시프트 레프트 신호 SL1, SL2의 상태 조합을 다르게 설정하여 출력한다.
시프트 레지스터 제어부(20)는 조합부(15)로부터 출력된 신호 및 기준 클락 신호 REF 및 피드백 클락 신호 FB의 위상차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우를 검출하는 비교부(13, 14)로부터 출력된 신호들을 조합한 신호 AC를 이용하여 동작하는 T 플립플롭(21)과, 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK를 각각 지연시키는 부하(load), 즉 지연부(22, 23)와, 기준 클락 신호 REF 및 피드백 클락 신호 FB의 위상차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우를 검출하는 비교부(13, 14)로부터 출력된 신호들을 조합한 신호 AC에 따라 T 플립플롭(21)으로부터 출력된 신호들 M1, M2 및 지연부(22, 23)로부터 출력된 신호들 M0, M3을 선택적으로 전송하는 전송게이트 TG0∼TG3와, 전송게이트들 TG0∼TG3로부터 선택적으로 전송된 신호들 및 비교부(11, 12)로부터 출력된 신호 PC1∼PC4가 조합된 신호들을 조합하여 시프트 신호들 SR1, SR2, SL1, SL2을 발생하는 조합부(22)를 포함한다.
이때, 고정 상태(lock)에서는 시프트 신호를 발생하지 않는다.
도 4a 내지 도 4d는 고정 상태(lock)를 제외한 나머지 4가지 상태에 따른 동작 신호들의 타이밍도이다.
도 4a는 도 3에 도시된 위상 비교부의 결과가 정상 앞선 상태(normal lead)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클락 신호 REF, FB의 한 주기 동안 한 번의 시프트 동작을 수행한다.
위상 비교부(10)의 논리부(15)는 분주된 클락 신호를 이용하여 T 플립플롭(21)을 동작시켜, 비교부들(11∼14)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(21)으로부터 출력된 신호들 M1, M2을 논리 조합부(22)가 논리 조합하여 시프트 라이트 신호들 SR1, SR2을 발생한다. 이때, 시프트 레프트 신호들 SL1, SL2은 로우 레벨을 유지한다.
도 4b는 도 3에 도시된 위상 비교부의 결과가 정상 뒤떨어진 상태(normal lag)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클락 신호 REF, FB의 한 주기 동안 한 번의 시프트 동작을 수행한다.
정상 앞선 상태(normal lead)일 경우와 동일하게, 분주된 클락 신호를 이용하여 T 플립플롭(21)을 동작시켜, 비교부들(11∼14)로부터 출력된 신호들 PC1∼PC4과 T 플립플롭(21)으로부터 출력된 신호들 M1, M2을 논리 조합부(22)가 논리 조합하여 시프트 레프트 신호들 SL1, SL2을 발생한다. 이때, 시프트 라이트 신호들 SR1, SR2은 로우 레벨을 유지한다.
도 4c는 도 3에 도시된 위상 비교부의 결과가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio)일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클럭 신호 REF, FB의 한번의 비교구간 동안 분주되지 않은 라이징 클락 신호 및 폴링 클락 신호를 이용하여 시프트 동작을 수행한다.
입력 클락 버퍼로부터 출력된 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK가 지연부(23, 24)에 의해 지연된 신호들 M0, M3과 비교부들(11∼14)로부터 출력된 신호들 PC1∼PC4을 논리 조합부(22)가 논리 조합하여 시프트 라이트 신호들 SR1, SR2을 발생한다. 이때, 시프트 레프트 신호들 SL1, SL2은 로우 레벨을 유지한다.
도 4d는 도 3에 도시된 위상 비교부의 결과가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 뒤떨어진(lag more than divider ratio) 상태일 경우의 동작 신호들의 타이밍도이다. 여기서는, 분주된 클락 신호 REF, FB의 한번의 비교구간 동안 분주되지 않은 라이징 클락 신호 및 폴링 클락 신호를 이용하여 시프트 동작을 수행한다.
단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 앞선 상태(lead more than divider ratio)일 경우와 동일하게, 입력 클락 버퍼로부터 출력된 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK가 지연부(23, 24)에 의해 지연된 신호들 M0, M3과 비교부들(11∼14)로부터 출력된 신호들 PC1∼PC4을 논리 조합부(22)가 논리 조합하여 시프트 레프트 신호들 SL1, SL2을 발생한다. 이때, 시프트 라이트 신호들 SR1, SR2은 로우 레벨을 유지한다.
기준 클락 신호 REF와 피드백 클락 신호 FB의 위상 차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우에는 가속 신호 AC가 하이 레벨이 되어 전송게이트들 TG0, TG3가 턴 온 되어 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK를 지연부(23, 24)에 의해 지연된 신호들 M0, M3에 의해 시프트 신호들 SR1, SR2, SL1, SL2이 발생된다.
한편, 기준 클락 신호 REF와 피드백 클락 신호 FB의 위상 차이가 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 작은 경우에는 가속 신호 AC가 로우 레벨이 되어 전송게이트들 TG1, TG2가 턴 온 되어 T 플립플롭(21)의 반전 및 비반전 출력신호 M1, M2에 의해 시프트 신호 SR1, SR2, SL1, SL2들이 발생된다.
여기서, 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK의 경우 클락 듀티비(clock duty ratio)가 m<n 이다. 여기서, m은 하이 레벨 상태 시간을 나타내고, n은 로우 레벨 상태 시간을 나타낸다. 따라서, 라이징 클락 신호 RCLK 및 폴링 클락 신호 FCLK의 하이 레벨 상태인 구간이 로우 레벨인 구간보다 짧기 때문에 시프트 신호들이 오버랩(overlab)되는 경우를 방지할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 지연 고정 루프 회로는 클락 버러로부터 출력된 라이징 클락 신호뿐만 아니라 폴링 클락 신호를 모두 이용하여 가변 지연 라인을 제어하는 시프트 레지스터를 제어하기 때문에, 초기 위상을 빠르게 고정시킬 수 있는 효과가 있다.
또한, 외부 노이즈에 의해 급격한 지연 변화량에 대해 빠르게 트래킹(tracking)할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 DLL에 사용되는 위상 비교기의 상세 회로를 나타낸 회로도.
도 2a 내지 도 2d는 고정 상태(lock)를 제외한 나머지 4가지 상태에 따른 동작 신호들의 타이밍도.
도 3은 본 발명에 따른 DLL에 사용되는 위상 비교기의 상세 회로를 나타낸 회로도.
도 4a 내지 도 4d는 고정 상태(lock)를 제외한 나머지 4가지 상태에 따른 동작 신호들의 타이밍도.

Claims (9)

  1. 외부로부터 입력된 클락 신호를 버퍼링한 클락 신호가 분주기에 의해 분주된 기준 클락 신호 및 상기 기준 클락 신호가 지연 라인 및 내부 회로의 지연시간을 적용하여 발생된 피드백 클락 신호의 위상을 비교하는 위상 비교 블록; 및
    상기 위상 비교 블록으로부터 출력된 데이터, 상기 외부로부터 입력된 클락 신호의 라이징 에지에 동기하여 발생되는 라이징 클락 신호 및 폴링 에지에 동기하여 발생되는 폴링 클락 신호를 이용하여, 지연 라인의 지연시간을 조절하기 위한 시프트 레지스터를 포함하는 지연 제어기를 제어하는 시프트 레지스터 제어 블록을 포함하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  2. 제 1 항에 있어서,
    상기 라이징 클락 신호 및 폴링 클락 신호의 하이 레벨 구간이 로우 레벨 구간보다 작은 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  3. 제 1 항에 있어서,
    상기 위상 비교 블록은,
    상기 기준 클락 신호와 상기 피드백 클락 신호의 위상 차이가 상기 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 작은 경우, 상기 기준 클락 신호 및 상기 피드백 클락 신호를 이용하여 상기 시프트 신호를 발생하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  4. 제 1 항에 있어서,
    상기 위상 비교 블록은,
    상기 기준 클락 신호와 상기 피드백 클락 신호의 위상 차이가 상기 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우, 상기 라이징 클락 신호 및 상기 폴링 클락 신호를 이용하여 상기 시프트 신호를 발생하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  5. 제 1 항에 있어서,
    상기 위상 비교 블록은,
    상기 기준 클락 신호와 상기 피드백 클락 신호의 위상 차이를 검출하는 다수의 비교 수단;
    상기 기준 클락 신호와 상기 피드백 클락 신호를 논리 조합하는 제1 논리 수단; 및
    상기 다수의 비교 수단 중에서 상기 기준 클락 신호와 상기 피드백 클락 신호의 위상 차이가 상기 단위 지연 셀의 지연시간에 분주기의 분주율을 곱한만큼의 시간보다 큰 경우를 검출하는 다수의 제1 비교 수단으로부터 출력된 신호들을 논리 조합하는 제2 논리 조합 수단을 포함하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기
  6. 제 5 항에 있어서,
    상기 각 비교 수단은 지연 수단을 포함하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  7. 제 6 항에 있어서,
    상기 다수의 제1 비교 수단 중에서 상기 피드백 클락 신호의 위상이 상기 기준 클락 신호의 위상보다 앞선(lead) 경우를 검출하는 비교 수단의 지연수단의 지연시간은,
    상기 다수의 제1 비교 수단 중에서 상기 피드백 클락 신호의 위상이 상기 기준 클락 신호의 위상보다 뒤떨어진(lag) 경우를 검출하는 제3 비교 수단의 지연수단의 지연시간보다 긴 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  8. 제 6 항에 있어서,
    상기 시프트 레지스터 제어 블록은,
    상기 위상 비교 블록으로부터 출력된 신호를 이용하여 상기 기준 클락 신호의 한 주기 동안 한 번 시프팅 하도록 제어하는 신호를 발생하는 제1 논리 수단;
    상기 위상 비교 블록으로부터 출력된 신호에 의해 제어되어 상기 제1 논리 수단으로부터 출력된 신호, 상기 라이징 클락 신호 및 상기 폴링 클락 신호를 선택적으로 전송하는 다수의 전송 수단; 및
    상기 다수의 전송수단으로부터 전송된 신호들과 상기 위상 비교 블록으로부터 출력된 데이터를 논리 조합하여 상기 시프트 신호들을 발생하는 제2 논리 조합수단을 포함하는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
  9. 제 8 항에 있어서,
    상기 시프트 레지스터 제어 블록은, 상기 라이징 클락 신호 및 상기 폴링 클락 신호를 지연시키는 두 개의 지연수단을 추가로 포함하는데, 상기 라이징 클락 신호를 지연시키는 상기 지연수단과 상기 폴링 클락 신호를 지연시키는 상기 부하수단은 동일하게 구성되어 동일한 부하 값을 갖는 것을 특징으로 하는 지연 고정 루프 회로에 적용되는 위상 비교기.
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